配置圖檢查服務

分析設計配置圖是否有瑕疵並避免浪費主機板

這項配置圖檢查服務1乃是免費提供給目前從事設計嵌入式系統與應用的貴賓 (Privileged) 註冊使用者。如果您目前不是貴賓 (Privileged) 使用者,您可以立即註冊

 

此服務將分析設計配置圖是否符合已知的設計準則,並會將任何潛在問題回報給您。

https://edc.intel.com/App_Shared/Pix/zh-tw/Schematic-Review-Diagram_v2.png

若要進行配置圖檢查,您必須提供以下資料:

 

  1. 設計檔案,採用以下其中一種格式:

    a.  Cadence Allegro* 主機板/MCM 檔案 14.x、15.x、16.x 版 (*.BRD 或 *.MCM)

    b.  Cadence Concept* HDL 封裝的配置圖檔案,最高 16.x 版 (pstxref.dat、pstchip.dat pstxprt.dat)

    c.  Cadence OrCAD* 擷取配置圖檔案,9.2、10.x 或 16.x 版 (非階層式: *.EDF,階層式: pstxprt.dat、pstchip.dat 及 pstxnet.dat)

    d.  Mentor Expedition* 匯出的 EDIF 配置圖檔案 16.x 版 (*.EDF)

    e.  Zuken Design Gateway* 匯出的 EDIF 配置圖檔案 8.000、8.010 版 (*.EDF,[不支援 8.000 和 2012.100 之間的版本])

    f.  Zuken Design Gateway* 匯出的 ISCF 配置圖檔案 2012.100 版或更新版本 (*.ISCF [建議格式])

    g.  Zuken System Designer* 匯出的 EDIF 配置圖檔案 13.0 版 (*.EDF [不支援 13.0 和 15.0 之間的版本])

    h.  Zuken System Designer* 匯出的 ISCF 配置圖檔案 15.0 版或更新版本 (*.ISCF [建議格式])

    i.  Mentor Expedition* 匯出的 EDIF 配置圖檔案 EE2007.x 版 (*.EDF 或 *.HKP)
    注意: 若是從 Design Capture (設計擷取) 或 Design View (設計檢視) 提供 Mentor .EDF 檔案,請確認已選取「Generate flat EDIF Netlist」(產生平坦式 EDIF 訊號接點表) 選項。在 DxDesigner,請使用配置圖 EDIF 產生器 (Schematic Writer)。Schematic Writer 需另購授權 (220524 EDIF 200 圖形 I/F Op SW)。Design Capture (設計擷取) 也可以使用 Schematic Writer。

     

  2. 採用 PDF 格式的配置圖,可利用 X、Y 座標軸與不在頁面上的參照加以搜尋

    a.  這「必須」對應至相關的配置圖檔案

    b.  根據個別技術資料所列的內容,為處理器與晶片組針腳配上一致的網名。如果網名不相同,請提交一份試算表,使用與技術資料相同的網名。(此為可省略選項,如您願意,請提供「待命」、「恢復」、「永遠開啟」電源網的網名清單)。

     

  3. 配置圖設計的高階方塊圖
    (可選擇分開文件:可內含於上述第 2 項的必要配置圖檔案。)

    a.  平台名稱與使用的處理器

    b.  對應至配置圖頁面的各區塊頁碼參考

此外我們也建議您提供 Intel 裝置名稱 (附帶適用於設計內主要 Intel 元件的對等參考指示項) 清單、「No Stuff/Unplaced/No Fit」(無內容/未放置/不適用) 的元件清單,以及顯示運作模式等介面配置註解。

 

您提交所有資料後,Intel 將盡一切努力,於五個工作日內向您提供最終報告 (通常會提早完成報告)。

 

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產品與效能資訊

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1. 這項服務不能取代客戶公司內部的配置圖檢查,也不能取代設計方面的訓練,或是對於基本 Intel® 架構的知識。雖然 Intel 盡力找出潛在的設計問題,但設計能否成功仍然是客戶的責任。配置圖檢查的結果,乃是 Intel 根據 Intel 的經驗與知識而提供的建議,客戶可以接受或拒絕。各公司最終要為判斷本身設計的適用性負責,也要為其產品的品質負責。Intel 不會宣稱或保證 Intel 檢查者將會找出所有的瑕疵,或是設計的功能將會按照客戶的需求運作。對於客戶計畫的時程若有任何影響,Intel 亦無需負責。