Intel Agilex® 7 FPGA 與 SoC FPGA M 系列
M-系列裝置為運算和記憶體密集的應用程式進行最佳化。這個系列採用 Intel 7 處理技術,以 I 系列裝置功能為基礎,提供廣泛的記憶體階層結構,包括包括具有數位訊號處理(DSP)技術的的整合式高頻寬記憶體(HBM),以及具有硬式記憶體晶片網路(NoC)的高效率 DDR5 記憶體介面,將記憶體頻寬最大化。
Intel Agilex® 7 FPGA 與 SoC FPGA M 系列
最高記憶體頻1
超過
1TBps
業界記憶體頻寬最高的 FPGA1
業界最高
DSP
HBM 技術支援之 FPGA 的運算密度2
產業第 1
DDR5
支援的高階 FPGA
超過
1TBps
業界記憶體頻寬最高的 FPGA1
業界最高
DSP
HBM 技術支援之 FPGA 的運算密度2
產業第 1
DDR5
支援的高階 FPGA
優勢
專為快速高頻寬記憶體應用打造
M 系列 FPGA 的記憶體階層結構廣泛且靈活彈性,配備兩個專用強化記憶體控制器,以及強化記憶體晶片網路(NoC),讓設計師得以實現最高的 HBM2E 與 DDR5 記憶體頻寬,而且可以在網狀結構附近執行記憶體運算,大幅減少記憶體瓶頸與延遲。
高運算功能
將多個 FPGA 的工作合而為一。最高 37 TFLOP 的 FP16 效能3、最高 116 Gbps 的收發器速率,以及最高 390 萬個邏輯元件(LE)可在 FPGA 中提供極高的密度。
支援高頻寬和 Intel 處理器的一致附加
透過 PCIe 5.0 匯流排將 M 系列 FPGA 直接連接 Intel® Xeon® 可擴充處理器,或是使用全新的 Compute Express Link(CXL)通訊協定,在 CPU 和 FPGA 之間移動運算工作負載時,實現卓越的 I/O 效能。
使用案例與應用
透過資料高速公路支援新一代應用
M 系列裝置提供業界速度最快的收發器(116G PAM4)、PCIe 5.0、Compute Express Link、400G 乙太網路,以及最高的 DSP 運算密度2,可支援要求從資料中心到邊緣最嚴苛應用的輸送量需求。
主要功能特色
可變式精確度 DSP
最高 38 TFLOP 的 FP16 效能3、最高 116 Gbps 的收發器速率,以及最高 3.9M 的邏輯元件(LE),在 FPGA 實現了極致的密度。
強化的記憶體晶片網路
利用搭載封裝 HBM2E(容量最高 32GB)與強化 DDR5/LPDDR5 記憶體控制器(支援 5,600 Mbps)的強化記憶體 NoC,釋放業界最高、超過 1TBps 的記憶體頻寬。
採用 Intel 7 奈米技術的第二代 Intel® Hyperflex™ FPGA 架構
這個核心網狀架構提供各種關鍵優勢,讓設計大幅最佳化、效能提升、整體功率降低、設計功能提升,以及設計師生產力提高。
可設定的 116Gb/s 收發器
M 系列包含業界速度最快的收發器 58G/116Gb/s PAM4 與 32GB/s NRZ,支援部署 800G 乙太網路和單通道 100Gb/s。
PCIe 5.0
PCI Express(PCIe)通訊協定是高效能、可擴充且功能豐富的序列通訊協定,資料傳輸速率介於每秒 2.5 giga 到 32.0 GT/s。
Compute Express Link (CXL)
CXL 可讓 M 系列連接至 Intel® Xeon® 可擴充處理器,在 CPU 與 FPGA 之間移動運算工作負載時,提供卓越的 I/O 效能。
其他資源
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產品與效能資訊
Intel Agilex® 7 FPGA M-Series 搭配使用 ECC 作為資料的 2 個 HBM2e 儲存銀行和 8 個 DDR5 DIMM,理論最大頻寬 1.099 TBps,截至 2021 年 10 月 14 日,相較之下 Xilinx Versal HBM 記憶體頻寬為 1.056 TBps,以及截至 2021 年 10 月 14 日,相較之下 Achronix Speedster 7t 記憶體頻寬為 0.5 TBps。
Intel Agilex® 7 FPGA M-Series DSP 運算密度預估為 88.6 INT8 TOP 和 18.45 FP32 TFLOP,截至 2021 年 10 月 14 日,相較之下 Xilinx Versal HBM 為 74.9 INT8 TOP 和 17.5 FP32 TFLOP,截至 2021 年 10 月 14 日,相較之下 Achronix Speedster 7t 為 61.4 INT8 TFLOP,但不支援 FP32。
每個時脈週期,每個 Intel Agilex® FPGA DSP 區塊可執行兩次 FP16 浮點運算(FLOP)。單一 Intel Agilex® FPGA 所提供之 DSP 區塊最大數量的 2 倍,乘以將為該區塊指定的最大時脈頻率,便可得出 FP16 配置的 FLOP 總數。