25G 乙太網路 Intel® FPGA IP

IP 核心達成 25G 和 50G 乙太網路規格，來自 25 Gigabit 乙太網路聯盟的草案 1.4。IP 核心包括一個支援單向傳輸的選項，如 IEEE 802.3-2012 乙太網路標準的第 66 條定義。25GbE IP 核心的媒體存取控制 (MAC) 客戶端介面是 64 位元 Avalon® 串流介面 (Avalon-ST)。這會對應至一個 25.78125 Gbps 收發器。IP 核心可選擇性加入 Reed-Solomon 前向錯誤更正 (FEC)，以支援直連銅 (DAC) 連接線。

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25G 乙太網路 Intel® FPGA IP

搭載多樣選擇性功能的 25G 乙太網路 Intel FPGA IP 核心，也可以作為附有 E-Tiles 的 Intel® Stratix® 10 裝置之硬性 IP。如需更多詳細資訊，請查看 E-Tile Hard IP for Ethernet 頁面。

功能特色

PHY：

  • 與 Intel Stratixtratix® 10 FPGA 每秒 25.78125 或 10.3125 千兆位元 (Gbps) 序列收發器順暢連接的軟性 PCS 邏輯。
  • 支援 25.78125 Gbps 和 10.3125 Gbps 乙太網路資料速率之間的動態重新配置。
  • 選用的 Reed-Solomon 前向錯誤更正 (FEC)。

訊框結構控制：

  • 支援巨型封包 (定義為大於 1500 位元組的封包)。
  • 接收 (RX) CRC 移除和傳遞控制。
  • 傳輸 (TX) CRC 生成和插入。
  • RX 和 TX 序文傳遞選項，適用於需要專有使用者管理資訊傳輸的應用程式。
  • TX 自動訊框填補功能，以符合 64 位元組的最小乙太網路訊框長度

訊框監控與統計：

  • RX CRC 檢查和錯誤報告。
  • 基於 IEEE 規格的 RX 畸形封包檢查。
  • 選用的統計計數。
  • 選用的錯誤訊號偵測與報告本機錯誤並產生遠端錯誤（IEEE 802.3ba-2012 乙太網路標準，第 66 條）。
  • IEEE 802.3-2012 乙太網路標準第 66 條中定義的單向傳輸。

流量控制：

  • 標準 IEEE 802.3 第 31 條和優先級的 IEEE 802.1Qbb 流量控制。

精確時間通訊協定支援：

  • 選用支援 IEEE 標準 1588-2008 精確時脈同步通訊協議 (1588 PTP)。此功能支援 PHY 運行速度，恆定時間戳記精確度為 ± 3 ns，動態時間戳記精確度為 ± 1 ns。

偵錯和測試：

  • 序列收發器上的可編程序列 PMA 本機循環（TX 至 RX），以進行自我診斷測試。
  • TX 錯誤插入功能。
  • 選用存取 Altera 偵錯主端點 (ADME)，以進行序列連結偵錯或監控 PHY 訊號完整性。

使用者系統介面：

  • 可存取 IP 核心控制與狀態暫存器的 Avalon® 記憶體對映（Avalon-MM）管理介面。
  • 可連接至客戶端邏輯的 Avalon® Streaming（Avalon-ST）資料路徑介面。
  • Avalon-ST TX 介面的 0 或 3 個時脈週期的可配置就緒延遲。
  • 硬體與軟體重設控制。

IP 狀態

狀態

生產
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25G 乙太網路 Intel® FPGA IP

IP-25GEUMACPHY (Arria® 10)
IP-25GEUMACPHY (Intel® Stratix® 10) – 無 FEC、無 PTP 支援
IP-25GEUMACPHYF (Intel® Stratix® 10) – 無 FEC、支援 PTP
IP-25GEUMACPHYFC (Intel® Stratix® 10) – 搭載 FEC、無 PTP 支援
IP-25GEUMACPHYFFC (Intel® Stratix® 10) – 搭載 FEC、支援 PTP
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