50G 乙太網路 Intel® FPGA IP

50G 乙太網路 Intel® FPGA IP 核心採用 25G 和 50G 乙太網路規格、來自 25 Gigabit 乙太網路聯盟的草案 1.4 和 IEEE 802.3 25Gb 乙太網路草案。IP 核心包括一個支援單向傳輸的選項，如 IEEE 802.3-2012 乙太網路標準的第 66 條定義。50 Gbps 乙太網路 IP 核心的 MAC 客戶端介面是 128 位元 Avalon® 串流介面 (Avalon-ST)。這對應到兩個 25.78125 Gbps 收發器。

50G 乙太網路 Intel® FPGA IP

IP 核心能提供標準媒體存取控制 (MAC) 和實體編碼次層 (PCS)，以及如下方方塊圖所示的 PMA 功能。PHY 包含 PCS 和 PMA。

功能特色

PHY：

與 Intel® Agilex® F-Tile FPGA 每秒 51.5625 千兆位元 (Gbps) 序列收發器無縫連接的軟性 PCS 邏輯。

訊框結構控制：

支援巨型封包 (定義為大於 1,500 位元組的封包)。
接收 (RX) 迴圈冗餘檢查 (CRC) 移除和傳遞控制。傳輸 (TX) CRC 生成。
RX 和 TX 序文傳遞選項，適用於需要專有使用者管理資訊傳輸的應用程式。
TX 自動訊框填補功能，以符合 64 位元組的最小乙太網路訊框長度

訊框監控與統計：

RX CRC 檢查和錯誤報告。
根據 IEEE 規格進行選用 RX 嚴格 SFD 檢查。
基於 IEEE 規格的 RX 畸形封包檢查。
選用的錯誤訊號偵測與報告本機錯誤並產生遠端錯誤（IEEE 802.3ba-2012 乙太網路標準，第 66 條）。
IEEE 802.3-2012 乙太網路標準第 66 條中定義的單向傳輸。

偵錯和測試：

序列收發器上的可編程序列 PMA 本機循環（TX 至 RX），以進行自我診斷測試。
選擇性存取 Intel® FPGA 偵錯主機端點 (ADME) 以進行序列連結偵錯或監控 PHY 訊號完整性。

使用者系統介面：

可存取 IP 核心控制與狀態暫存器的 Avalon® 記憶體對映（Avalon-MM）管理介面。
可連接至客戶端邏輯的 Avalon® Streaming（Avalon-ST）資料路徑介面。
Avalon-ST TX 介面的 0 時脈週期的準備延遲。
硬體與軟體重設控制。

IP 狀態


狀態	生產
訂購代碼
50G MAC/PHY	IP-50GEUMACPHY

檢視全部顯示較少

其他資源

尋找符合您需求的 Altera® FPGA 智慧財產權核心。

如需此 IP 核心的技術支持，請訪問支持資源或 Intel® 高級支援。您也可以在「知識中心與社群」中搜尋此功能的相關主題。

Altera® FPGA 智慧財產核心的評估模式與購買資訊。

免費的 Altera® FPGA IP 核心授權，以及 Quartus® Prime Standard 或 Pro Edition 軟體的有效授權。

下載 Altera® FPGA 裝置的設計範例與參考設計。

為了滿足您 Altera® FPGA 產品設計與加速的需求，請與銷售人員聯絡。

顯示更多顯示較少

比較產品

選擇您的語言

使用 Intel.com 搜尋功能

快速連結

最近的搜尋

進階搜尋

僅在以下條件搜尋：

50G 乙太網路 Intel® FPGA IP