背板乙太網路 10GBASE-KR PHY Intel® FPGA IP 核心
Backplane Ethernet 10GBASE-KR PHY Intel® FPGA Intellectual Property (IP) 核心這種收發器 PHY，能讓您為單一背板乙太網路通道，將硬性標準實體編碼次層（PCS）和更高效能的硬性 10G PCS，以及硬性實體媒體附接（PMA）轉化為執行個體。實施了 IEEE 802.3ap-2007 標準中描述的功能。由於 10GBASE-KR PHY IP 核心的每個執行個體都支援一個通道，因此您可以透過將核心轉化為執行個體來建立多通道設計。
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背板乙太網路 10GBASE-KR PHY Intel® FPGA IP 核心
功能特色
- 整合式 1000BASE-KX / 10GBASE-KR (1G/10Gb) 背板乙太網路 PCS 和 PMA
- 提供 Intel® FPGA 1G/10GbE 媒體存取控制 (MAC) 的直接內部介面，締造完整的單晶片解決方案
- 10GBASE-KR 自動交涉，用於根據 IEEE 802.3ap-2007 標準第 73 條在 1000BASE-KX（1 Gbps 乙太網路或 1GbE）和 10GBASE-KR（10 Gbps 乙太網路或 10GbE）PHY 類型之間進行協商
- 根據 IEEE 802.3ap-2007 標準第 72 條自動配置遠端連結夥伴傳輸器物理媒體驅動程序 (PMD) 以實現最低位元錯誤率 (BER) 的連結訓練
- 根據 IEEE 802.3 和 802.3ba 第 74 條，前向錯誤更正 (FEC) 以最小化重傳
- 符合 IEEE 8023.ap 條款 72.6.10.2.3 接收器適應程序的內部可編程演算法，方便使用
- 彈性 IP 使用者控制，可在各種系統配置和通道中最佳化效能
- 接收器連結故障狀態偵測
- 從傳輸器的本地序列迴路到自主測試用的裝置序列收發器
- 高效能內部系統介面
- GMII 和單一資料速率 (SDR) XGMII 介面連接至 1G/10GbE MAC、125 MHz 的 8 位元、156.25 MHz 的 72 位元，適用於資料傳輸
- 適用於代理程式管理的 Intel® FPGA Avalon® Memory-Mapped (PDF) (Avalon-MM) 32 位元介面
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