JESD204C Altera® FPGA IP
JESD204C Altera® FPGA IP 是高速的點對點序列介面，讓數位類比（DAC）或類比數位（ADC）轉換器將資料傳輸至 FPGA 裝置。
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JESD204C Altera® FPGA IP
JESD204C Altera® FPGA IP 整合：
- 媒體存取控制（MAC）：控制連結狀態的資料連結層（DLL）與傳輸層（TL）區塊。
- 實體層（PHY）：實體編碼次層（PCS）與實體媒體附接（PMA）區塊。
功能特色
JESD204C Altera® FPGA IP 核心提供下列主要功能特色：
- Agilex™ 7 F-tile 裝置資料速率最高 32.44032 Gbps、Agilex™ 7 E-tile 裝置與 Stratix® 10 E-tile 裝置為 28.9 Gbps，Agilex™ 5 E 系列裝置則為 17.16 Gbps。
- 單一或多通道（每個連結最多 16 條通道）
- 基於 E=1 至 256 的本機擴展多區塊時脈（LEMC）計數器
- 序列通道對齊與監控
- 通道同步
- 支援多裝置同步的模組化設計
- MAC 與 PHY 分割
- 確定性延遲支援
- 64/66 編碼
- 拌碼/解拌碼
- 適用於傳輸與接收資料路徑的 Avalon® 串流介面
- 適用於控制/狀態登錄程式（CSR）的 Avalon® 記憶體對應介面
- 動態產生模擬測試平台
- 綁定與非綁定 TX PMA 模式
- ECC M20K DCFIFO 的選用支援
- 同步標頭設定選項
- CRC-12
- 獨立的命令通道
其他資源
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技術支援
如需此 IP 核心的技術支持，請訪問 支持資源 或 Intel® 高級支援。您也可以在 「知識中心 與 社群」中搜尋此功能的相關主題。
IP 評估與購買
Altera® FPGA 智慧財產核心的評估模式與購買資訊。
IP 基礎工具組
免費的 Altera® FPGA IP 核心授權，以及 Quartus® Prime Standard 或 Pro Edition 軟體的有效授權。
設計範例
下載 Altera® FPGA 裝置的設計範例與參考設計。
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