Intel® Arria® 10 與 Intel® Cyclone® 10 PCIe Hard IP
Intel® Arria® 10 與 Intel® Cyclone® 10 GX FPGA 具有一個用於 PCI Express* 的可配置強化通訊協定堆疊，分別與 PCI Express 基礎規格 3.0 與 PCI Express 基礎規格 2.0 相容。Hard IP 提供了 Avalon® 串流（Avalon-ST）介面，可配置為 Rootport（RP）或是 Endpoint（EP）模式。
補充的軟 IP 可支援提供單一根 I/O 虛擬化（SR-IOV），並且橋接到具有 DMA 功能的 Avalon 記憶體對應介面（Avalon-MM）。
針對 PCIe 的 Intel® Arria® 10 與 Intel® Cyclone® 10 GX Avalon-ST 介面使用者指南 >
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Intel® Arria® 10 與 Intel® Cyclone® 10 PCIe Hard IP
標準與規格合規性
功能
- 完整的協定棧，包括交易層、資料連結層和實體層，以硬IP形式實現。
- 支援 Intel® Arria® 10 裝置中原生端點的 Gen1、Gen2 或 Gen3 通道速率，x1、x2、x4 和 x8 的配置。
- 支援 Intel® Cyclone® 10 GX 裝置中原生端點的 Gen1 或 Gen2 通道速率，x1、x2 和 x4 的配置。
- 專屬的 16 KB 接收緩衝。
- 可選用透過PCIe 連結支援通訊協定初始化（CvP），讓 I/O 與核心位元流分開儲存。
- 示範參數化、設計模組和連線的設計範例。
- 擴充信用配置設定，可根據應用類型將 RX 緩衝空間最佳化。
- 透過 256 位元 Avalon ST 介面，支援每個週期具有多重封包。
- 可選用產生端對端循環冗餘程式碼（ECRC）並進行檢查，以及為高可靠性的應用程式提供進階的錯誤報告（AER）。
- 支援獨立參考時脈無展頻（SRNS）架構。
驅動程式支援
- Linux 裝置驅動程式
- Windows 裝置驅動程式 （Jungo：合作夥伴啟用的設備驅動程式）
IP 品質指標
基本功能 |
|
|---|---|
首次發布年度 IP |
2016 |
狀態 |
生產 |
可交付成果 |
|
客戶可交付成果包括下列項目︰ 設計檔案（加密原始程式碼或合成後網表） 計時與（或）佈局限制 具有修訂控制的文件 |
Y Y Y |
以 IP 提供的任何其他客戶可交付成果 |
測試平台和設計範例 |
可讓最終使用者設定 IP 的參數化 GUI |
Y |
已啟用 IP 核心以支援 Intel FPGA IP 評估模式 |
Y |
Source language |
Verilog |
測試平台語言 |
Verilog |
提供的軟體驅動程式 |
Y |
驅動程式作業系統支援 |
Linux |
實作 |
|
使用者介面 |
Avalon 串流、Avalon 記憶體對映 |
IP-XACT 中繼資料 |
N |
驗證 |
|
支援的模擬器 |
NCSim、Ccelium、ModelSim、VCS |
經過驗證的硬體 |
Intel® Arria® 10 |
已執行業界標準合規性測試 |
Y |
如果是，是哪種測試？ |
PCI-SIG |
如果是，在哪種 Intel FPGA 裝置上？ |
Intel® Arria® 10 |
如果是，執行日期 |
2016 年 12 月 / 2017 年 8 月 |
如果否，是否已規劃？ |
無 |
互通性 |
|
IP 已經過互通性測試 |
Y |