F-Tile PCIe Hard IP
F-Tile Intel® Hard IP 在端點、根連接埠及 TLP 旁路模式中支援 PCIe* 4.0。它還支援 Avalon® 串流介面。F-tile 可作為 Intel® Agilex™ 裝置的輔助晶片塊。
F-Tile 是 P-Tile 的後繼者,且原生支援 PCIe 3.0 和 4.0 組態。
閱讀用於 PCIe 的 F-Tile Avalon® Streaming Intel® FPGA IP 使用者指南 ›
閱讀用來設計 PCIe 範例的 F-Tile Avalon® Streaming Intel® FPGA IP 使用者指南 ›
F-Tile PCIe Hard IP
標準與規格合規性
- PCIe 基底規格修訂版 4.0
- 單一根 I/O 虛擬化與共享規格,修訂版 1.1
- 位址轉換服務,修訂版 1.1
- 適用於 PCIe 基礎架構的 PHY 介面,版本 4.0
- 虛擬 I/O 裝置(VIRTIO)版本 1.0
功能特色
- 包括一個完整的通訊協定堆疊,包括作為 Hard IP 執行的交易、資料連結與實體層。
- 原生支援 PCIe* 4.0/3.0 配置,並透過向下連結訓練支援 1.0/2.0 配置。
- 支援根連接埠(RP)和端點(EP)模式。
- 支援 TL-Bass 模式,可啟用上連接埠或下連接埠功能,以與 fabric PCI 交換器 IP 共同運作。
- 在寬度較低的 x8、x4 配置中支援各種多重連結 EP、RP 模式。
- 支援最多 512 位元組的最大酬載大小(MPS)。
- 支援最多 4096 位元組(4 KB)的最大讀取請求大小(MRRS)。
- 支援單一虛擬通道(VC)。
- 透過完成逾時介面支援完成逾時範圍 。
- 原子作業(FetchAdd/Swap/CAS)。
- 支援各種時脈模式:Common Reflect、有無展頻的獨立 Refclk(SRIS、SRNS)。
- PCIe* 進階錯誤報告。
- ECRC 產生與檢查。
- 資料匯流排同位保護。
- 支援 D0 與 D3 PCIe 電源狀態。
- 接收器的通道邊距。
- 重計時器存在偵測。
- 支援自主 Hard IP 模式,此模式可讓 PCIe Hard IP 在完成 FPGA 設定和進入使用者模式之前與主機通訊。
- 透過 PCIe 連結的 FPGA 核心配置(CVP 初始化與 CVP 更新)。
多功能與虛擬化功能
- SR-IOV 支援(8 個 PF,每個端點 2K VF)。
- 透過配置攔截介面支援 VirtIO。
- 可擴充 I/O 和共享虛擬記憶體(SVM)支援(未來)。
- 存取控制服務(ACS)。
- 替代路由 ID 解析(ARI)。
- 功能等級重設(FLR)。
- 支援 TLP 處理提示(TPH)。
- 支援位址轉換服務(ATS)。
- 處理程序位址空間 ID(PasID)。
使用者介面功能特色
- Avalon® 串流介面(Avalon-ST)
- 具有獨立標頭、資料和前綴的使用者封包介面。
- 雙段使用者封包介面,可在任何給定週期內處理最多兩個 TLP(僅 x16 核心)。
- 擴展標記支援。
- 10 位元標記支援(任何給定時間最多 768 個未完成標籤(x16)/512 個未完成標籤(x8/x4),適用於所有功能組合)。
IP 除錯功能
- 除錯工具組包括下列功能特色:
- 通訊協定與連結狀態資訊。
- 基本與進階的除錯功能,包括 PMA 暫存器存取與目視功能。
驅動程式支援
- Linux 裝置驅動程式。
其他資源
尋找 IP
尋找符合您需求的 Intel® FPGA 智慧財產權核心。
技術支援
如需此 IP 核心技術支援,請造訪支援資源或 Intel® 高級支援。您也可以在知識中心與社群搜尋此功能的相關主題。
IP 評估與購買
Intel® FPGA 智慧財產核心的評估模式與購買資訊。
使用 Intel® FPGA IP 從事設計
進一步瞭解使用 Intel® FPGA IP 從事設計,這是專為 Intel® FPGA 最佳化的大量現成核心。
IP 基礎工具組
免費的 Intel® FPGA IP 核心授權,以及 Intel® Quartus® Prime Standard 或 Pro Edition 軟體的有效授權。
設計範例
下載 Intel® FPGA 裝置的設計範例與參考設計。
聯絡業務人員
為了滿足您 Intel® FPGA 產品設計與加速的需求,請與銷售人員聯絡。