GTS PCIe Hard IP

Agilex™ 5 FPGAs 和 SoC FPGAs 屬於單片設計，具有整合式高速收發器 （GTS） 和強化的 PCIe 控制器 IP，支援根埠（RP）、連接點（EP）和交易層（TL）旁路模式的最高 PCIe 4.0 x8 配置。

Agilex™ 3 FPGAs與 SoC FPGAs均為單片設計，具有整合式高速收發器 （GTS） 和強化的 PCIe 控制器 IP，支援根埠和連接點模式高達 PCIe 3.0 x4 配置。

適用於PCI Express* 的 GTS PCIe 硬IP大幅簡化了各種應用的設計整合

  • 強化的IP區塊可減少邏輯資源，從而實現更高的用戶邏輯整合度
  • 強化 IP 區塊（完整的通訊協定堆疊）
    • 事務層 / 資料連結層 / PHY 層 (MAC) 和 PHY（PCS 與 PMA）
    • SR-IOV（4 PF，256 VF）在單一伺服器支援多個應用程式，降低總體擁有成本（TCO）
  • 時序收斂更快，減少上市設計週期
  • 易於使用的設計工具組（DTK），用於 PCIe 設計的診斷與除錯測試

  • 完整的協定堆疊，包括交易、數據鏈路和物理層，作為硬IP實施
    • Agilex 5 FPGA：最高支援 4.0 x8：（根埠 （RP）、端點 （EP） 和交易層 （TL） 旁路模式）
    • Agilex 3 FPGA：最高支援 3.0 x4（根埠和端點模式）
  • Agilex 5 FPGA：PCIe 3.0/4.0 （x8/x4/x2/x1） 配置，透過向下鏈接訓練支援 1.0/2.0 配置
  • Agilex 3 FPGA：PCIe 3.0 （x4/x2/x1） 配置，透過向下鏈接訓練支援 1.0/2.0 配置
  • 具有獨立展頻時脈的獨立參考時脈（SRIS）
    • 具有無展頻時脈的獨立參考時脈（SRNS）
  • 獨立 PERST#
  • 單一虛擬通道（VC）
  • 功能暫存器
  • 512 位元組最大承載大小（MPS）
  • 4096 位元組（4 KB）最大讀取請求大小（MRRS）
  • 32/64 位元的 BAR 支援（可預取/不可預取）

  • 擴充 ROM BAR 支援
  • x8 控制器的標籤數量：32/64/128/256/512（Agilex 5 FPGA）
  • x4 控制器的標籤數量：32/64/128/256（Agilex 5 和 Agilex 3 FPGAs）
  • MSI-X 表（上限為 4096）
  • 原子作業（擷取/新增/交換/CAS）
  • TL 旁路模式允許選用第三方 PCIe 交換器 IP 整合 （Agilex 5 FPGA）
  • 精確時間量測 (PTM)
  • SR-IOV 支援（4 PF，256 VF）
    • 功能層級重設（FLR）
  • VirtIO 支援軟體型虛擬化
  • SpyGlass CDC 分析工具
  • 用於應用程式資料路徑的 AXI4-Stream
    • AXI4-Stream 供應端/接受端
  • 用於控制與狀態暫存器回應端介面的 AXI-Lite

Agilex™ 5 FPGAs行動 PCI Express IP 示範影片

  • 硬體加速
  • 人工智慧（AI）/機器學習（ML）
  • 網路
  • 虛擬化
  • 運算與儲存
  • 嵌入式

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