L/H-Tile PCIe* 硬性 IP
Stratix® 10 FPGAs採用了 L/H-Tile 晶片,其中包括一個可配置的、硬化的 PCIe 協定棧,符合 PCIe 基本規範 3.0。此Avalon®串流介面硬IP支援PCIe 1.0、2.0和3.0數據速率以及 x1、x2、x4、x8 或 x16 配置,包括對 SR-IOV 功能的支援。
閱讀 L- 和 H-Tile 收發器 PHY 使用者指南 ›
閱讀 L- 和 H-Tile Avalon® PCIe 記憶體對應Intel® FPGA IP使用者指南 ›
閱讀用於 PCIe 的 L- 和 H-Tile Avalon®串流和單根 I/O 虛擬化 (SR-IOV) Intel® FPGA IP使用者指南 ›
L/H-Tile PCIe* 硬性 IP
標準與規格合規性
- L/H Tile PCIe Hard IP 已通過 PCI-SIG 合規性測試。請參考 PCI-SIG 整合商清單。
功能
- 完整的協定棧,包括交易層、資料連結層和實體層,以硬IP形式實現。
- x1、x2、x4、x8 和 x16 配置,本機端點和根埠的通道速率為 x1.0、2.0 或 3.0。
- Avalon® 串流介面 256 位元的應用層介面,3.0 x16 變體除外。
- Avalon® 串流介面 250 MHz 的 512 位元介面,用於 3.0 x16 變體的應用層。
- 作為獨立的IP核從Intel® Quartus® Prime專業版IP目錄中產生實體,或作為平臺設計器中系統設計的一部分。
- 動態設計實例的生成。
- 透過協定配置(CvP)為週邊和核心邏輯的配置提供單獨的圖像。
- 用於 PCIe (PIPE) 的 PHY 介面或使用 IEEE 加密模型的序列介面模擬。
- 測試平臺匯流排功能模型(BFM)支援x1、x2、x4和x8配置。
- 支援使用 Avery 測試平台的 3.0x16 BFM 模擬模型。請參閱 AN-811:在 Intel® Stratix® 10 裝置上使用 Avery BFM 進行 PCIe 3.0 x16 模擬。
- 本機PHY調試主端點(NPDME)。如需更多資訊,請參閱 Intel® Stratix® 10 L- 和 H-Tile 收發器 PHY 使用者指南。
- 自主硬IP模式,允許PCIe IP核在FPGA結構被程式設計之前開始執行。該模式預設為啟用。其無法停用。
- 專用的69.5千位元組(KB)接收緩衝器。
- 端到端迴圈冗餘檢查(ECRC)。
- 基準位址寄存器(BAR)檢查邏輯。
- 支援無擴頻架構的獨立參考時鐘(SRNS),但不支援獨立參考時鐘。
- 擴頻結構(SRIS)。
單根 I/O 虛擬化 (SR-IOV) 功能支援(僅 H-Tile)
- 為多達四個PCIe實體功能(PF)和最多2048個虛擬功能(VF)提供獨立的配置空間。
- 針對PF的高級錯誤報告(AER)。
- 位址轉換服務(ATS)和TLP處理提示(TPH)功能。
- 控制影子介面可以讀取 PCI 和 PCIe 配置空間中某些 VF 控制寄存器欄位的目前設定。
- PFs和VFs的功能水準重設(FLR)。
- 用於PF的資訊信號中斷(MSI)。
- PFs和VFs的MSI-X。
補充 IP(僅限 H-tile)
驅動程式支援
- Linux 裝置驅動程式
- Windows 裝置驅動程式 (Jungo:合作夥伴啟用的設備驅動程式)
調試功能包括一個PCIe連結檢查工具,包括以下功能
- 對配置空間寄存器的讀寫權限。
- LTSSM監控。
- 對PCS和PMA寄存器的讀寫權限。
其他資源
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