P-Tile PCIe* Hard IP
P-Tile 是一個 FPGA 輔助晶片塊,於 Intel® Stratix® 10 DX 及 Intel® Agilex™ F 系列裝置上提供,可在端點、根連接埠與 TLP 旁路模式中原生支援 Gen4.0/Gen3.0 功能的 PCIe Express。
適用於 PCIe 的 P-Tile Avalon® Streaming Intel® FPGA IP 使用者指南 ›
適用於 PCIe 設計範例的 P-Tile Avalon® Streaming Intel® FPGA IP 使用者指南 ›
P-Tile PCIe* Hard IP
P-Tile 連接影片
觀看採用 P-tile 連接 Intel® Xeon 伺服器的 Intel® Stratix® 10 DX 裝置的示範。
標準與規格合規性
- P-Tile PCIe 硬性 IP 已成功通過 PCI-SIG 合規性測試。結果發布於 PCI-SIG 整合商網頁。
P-Tile Hard IP 的 PCIe* 功能特色
- 完整的通訊協定堆疊,包括作為 Hard IP 執行的交易、資料連結與實體層。
- 原生支援多達 4x16 的端點和根連接埠模式。
- 連接埠分支的功能 4x4 根連接埠,2x8 端點。
- 上行與下行模式同時支援 TLP 旁路模式。
- 支援最多 512 位元組的最大酬載大小(MPS)。
- 支援最多 4096 位元組(4 KB)的最大讀取請求大小(MRRS)。
- 具有獨立展頻時脈的獨立參考時脈(SRIS)。
- 不具展頻時脈的獨立參考時脈(SRNS)。
- 通用參考時脈架構。
- 支援使用獨立的 PERST 來處理兩項重設作業 (x8x8 EP 和 x8x8 TLP Bypass UP/UP)。
- PCIe 進階錯誤報告(僅限 PF)。
- 支援 D0 與 D3 PCIe 電源狀態。
- 接收器的通道邊距。
- 重計時器存在偵測。
- 支援自主 Hard IP 模式,此模式可讓 PCIe Hard IP 在完成 FPGA 設定和進入使用者模式之前與主機通訊。
- 透過 PCIe 連結的 FPGA 核心配置(CVP 初始化與 CVP 更新)。
多功能與虛擬化功能
- SR-IOV 支援(8 個 PF,每個端點 2K VF)。
- 透過配置攔截介面支援 VirtIO。
- 可擴充 I/O 和共享虛擬記憶體(SVM)支援(未來)。
- 存取控制服務(ACS)。
- 替代路由 ID 解析(ARI)。
- 功能等級重設(FLR)。
- 支援 TLP 處理提示(TPH)。
- 支援位址轉換服務(ATS)。
- 處理程序位址空間 ID(PasID)。
使用者介面功能特色
- Avalon® 串流介面(Avalon-ST)。
- 具有獨立標頭、資料和前綴的使用者封包介面。
- 雙段使用者封包介面,可在任何給定週期內處理最多兩個 TLP(僅 x16 核心)。
- 擴展標記支援。
- 10 位元標記支援(任何給定時間最多 768 個未完成標籤(x16)/512 個未完成標籤(x8/x4),適用於所有功能組合)。
IP 除錯功能
- 除錯工具組包括下列功能特色:
- 通訊協定與連結狀態資訊。
- 基本與進階的除錯功能,包括 PMA 暫存器存取與目視功能。
驅動程式支援
- Linux 裝置驅動程式。
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