P-Tile PCIe* Hard IP
P-Tile 是 Stratix® 10 DX 與 Agilex™ 7 FPGA F 系列裝置提供的 FPGA 輔助晶片塊，在端點（EP）、根連接埠（RP）與事務層（TL）旁路模式，原生支援最高 4.0 x16 的 PCIe* 配置。
P-Tile PCIe* Hard IP
P-Tile 連接影片
觀看搭載 P-tile 之 Stratix® 10 DX 裝置連接 Intel® Xeon 伺服器的示範。
標準與規格合規性
- PCIe 基底規格修訂版 4.0
- 單一根 I/O 虛擬化與共用規格修訂版 1.1
- 適用於 PCIe 基礎架構的 PHY 介面，版本 4.0
- 虛擬 I/O 裝置（VIRTIO）版本 1.0
- P-Tile PCIe 硬性 IP 已成功通過 PCI-SIG 合規性測試。結果公佈於 PCI-SIG整合商清單。
功能
- 完整的通訊協定堆疊，包括以 Hard IP 形式實作的事務層、資料連結層和實體層
- PIPE 模式支援
- 原生支援 PCIe* 4.0/3.0 配置，透過連結下降訓練支援 2.0/1.0 配置支援
- 連接埠複本發送功能：四個 x4 根連接埠、兩個 x8 端點
- 同時在上行模式和下行模式支援 TL 旁路模式
- 最高 512B 最大承載大小（MPS）
- 最高 4096 位元組（4 KB）最大讀取請求大小（MRRS）
- 具有獨立展頻時脈的獨立參考時脈（SRIS）
- 具有無展頻時脈的獨立參考時脈（SRNS）
- 通用參考時脈架構
- 獨立 PERST 可處理兩個重設作業（x8x8 EP 與 x8x8 TL 旁路）
- 進階錯誤報告（僅限 PF）
- 支援 D0 與 D3 PCIe 電源狀態
- 接收器的通道邊距
- 重計時器存在偵測
- 支援自主 Hard IP 模式，在完成 FPGA 配置和進入使用者模式之前，PCIe Hard IP 可與主機通訊
- 透過 PCIe 連結（CVP Init 與 CVP Update）的 FPGA 核心配置，以及透過 PCIe 連結的部分重新配置（PR）
多功能與虛擬化功能
- SR-IOV 支援（8 個 PF，每個端點 2K VF）
- 透過配置攔截介面支援 VirtIO
- 可擴充 I/O 與共享虛擬記憶體（SVM）支援
- 存取控制服務（ACS）
- 替代路由 ID 解析（ARI）
- 功能層級重設（FLR）
- 支援 TLP 處理提示（TPH）
- 位址轉換服務（ATS）
- 處理程序位址空間 ID（PasID）
使用者介面功能特色
- Avalon® 串流介面（Avalon-ST）
- 標頭、資料與前置詞分開的使用者封包介面
- 雙段使用者封包介面，可在任何特定週期最多處理兩個 TLP（僅限 x16 核心）
- 擴展標記支援
- 10 位元標籤支援（綜合考量所有功能，任何特定時間最多 768 個未完成標籤 (x16) / 512 個未完成標籤 (x4/x8)）
驅動程式支援
- Linux 裝置驅動程式
- Windows 設備驅動程式 （僅限 Stratix 10） （Jungo：合作夥伴啟用的設備驅動程式）
IP 除錯功能
- 除錯工具組功能：
- 通訊協定與連結狀態資訊
- 基本與進階除錯功能，包括 PMA 暫存器存取與 Eye Viewing 功能
其他資源
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