R-Tile PCIe* Hard IP
R-Tile 是一個FPGA配套磁貼，支援在端點 （EP）、根埠 （RP） 和交易層 （TL） 旁路模式中高達PCIe 5.0 x16 的配置。原生支援PCIe 3.0、4.0和5.0配置。在 SerDes 架構模式中，R-tile 還透過適用於 PCIe（PIPE）5.1.1 的 PHY 介面支援最多 16 個 SerDes 通道。
R-Tile PCIe* Hard IP
Agilex™ 7 FPGA I 系列與 M 系列裝置的輔助晶片塊
- 在 R-Tile 以 Hard IP (HIP) 的形式提供
- 以 Hard IP 形式實作的完整通訊協定堆疊，能夠跳過事務層
- 完整的PCIe 5.0 x16效能和符合PCI-SIG標準的IP核心
- 為 PCI Express 同時混合 Hard IP 與 Soft IP，締造最極致的彈性、效能與生產力
標準與規格合規性
- PCIe 5.0 基本規格修訂版 5.0、1.0
- PIPE Serdes（SerDes 模式）規格5.1
- R-tile PCIe Hard IP 已於 4 月 22 日研討會通過 PCI-SIG 合規性測試。請參閱 PCI-SIG整合商清單
功能
- 包含完整的通訊協定堆疊，包括以 Hard IP 形式實作的事務層、資料連結層和實體層
- PIPE 模式支援
- 原生支援PCIe 5.0/4.0/3.0配置，並透過向下鏈接訓練支援2.0/1.0配置
- 支援根連接埠模式與端點模式
- 支援 TL 旁路模式，上行連接埠或下行連接埠皆可搭配網狀架構型 PCIe Switch IP 使用
- 各種低寬度的多重連結 EP、RP 模式，提供 x4、x8 組態
- 多個複本發送選項
- 單一虛擬通道支援
- 最高 512 位元組最大承載大小（MPS）
- 最高 4096 位元組（4 KB）最大讀取請求大小（MRRS）
- 支援各種頻率模式：通用參考頻率 （refclk）、有無展頻的獨立參考頻率 （refclk） （SRIS、SRNS）
- 進階錯誤報告
- 精確時間管理（PTM）
- 支援 D0 與 D3 PCIe 電源狀態
- 支援自主 Hard IP 模式，在完成 FPGA 配置和進入使用者模式之前，PCIe Hard IP 可與主機通訊
- 透過 PCIe 連結（CVP Init 與 CVP Update）的 FPGA 核心配置，以及透過 PCIe 連結的部分重新配置（PR）
多功能與虛擬化功能
- SR-IOV 支援（8 個 PF，每個端點 2K VF）
- 透過配置攔截介面支援 VirtIO
- 可擴充 I/O 與共享虛擬記憶體（SVM）支援
- 存取控制服務（ACS）
- 替代路由 ID 解析（ARI）
- 功能層級重設（FLR）
- 支援 TLP 處理提示（TPH）
- 位址轉換服務（ATS）
- 處理程序位址空間 ID（PasID）
使用者介面功能特色
- Avalon® 串流介面（Avalon-ST）
- 標頭、資料與前置詞分開的使用者封包介面
- 四段式使用者封包介面，可在任何特定週期處理最多四個 TLP（僅限 x16 核心）
- 擴展標記支援
- 10 位元標籤支援（綜合考量所有功能，任何特定時間最多 768 個未完成標籤 (x16) / 512 個未完成標籤 (x4/x8)）
IP 除錯功能
- 除錯工具組功能：
- 通訊協定與連結狀態資訊
- 基本與進階除錯功能，包括 PMA 暫存器存取與 Eye Viewing 功能
驅動程式支援
- Linux 裝置驅動程式
主機板與套件
Altera – Agilex™ 7 FPGA I 系列開發工具包
Altera – Agilex™ 7 FPGA M 系列開發工具包 – HBM2e 版
其他資源
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