適用於乙太網路 Intel FPGA IP 核心的 Intel® Stratix® 10 FPGA H-Tile 硬性 IP
Intel Stratix 10 FPGA H-Tile FPGA 生產設備包含一個可配置的強化乙太網路通訊協定堆疊,與 IEEE 802.3 高速乙太網路標準相容。
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適用於乙太網路 Intel FPGA IP 核心的 Intel® Stratix® 10 FPGA H-Tile 硬性 IP
適用於乙太網路 Intel® FPGA 智慧財產 (IP) 核心的 Intel® Stratix® 10 H-Tile 硬 IP 能提供存取權限,以乙太網路資料速率 100 Gbps 提供此硬 IP。IP 核心包含在 Intel® FPGA IP 資料庫中,可從 Intel® Quartus® Prime Pro 版軟件 IP 目錄中取得。IP 核心可用於 100GBASE-R4 乙太網路通道。對於乙太網路資料速率,您可以選擇媒體存取控制 (MAC) + 實體編碼次層 (PCS) 變體或僅限 PCS 變體。
100GBASE-R4 乙太網路通道會映射到四個 25.78125 Gbps 連結。FPGA 序列收發器符合 IEEE 802.3-2015 高速乙太網路標準 CAUI-4 規格。IP 核心會配置收發器以實施您的 IP 核心變體的相關規格。您可以將收發器介面直接連接到實體媒體相關介面 (PMD) 光纖模組或其他裝置。
功能特色
IP 核心係根據 IEEE 網站 (www.ieee.org) 上提供的 IEEE 802.3-2015 高速乙太網路標準設計。MAC 提供直通訊框處理以最佳化延遲,並支援具有 64 位元組訊框長度的全線速度,以及無遺失封包的連續或混合長度的流量。適用於乙太網路 IP 核心變體的所有 Intel Stratix 10 FPGA H-Tile 硬 IP 均處於全雙工模式。這些 IP 核心變體提供下列功能:
PHY:
- 與 Intel Stratix 10 FPGA 25.78125 Gbps 序列收發器順暢連接的硬 IP 邏輯。
- LAUI 或 CAUI-4 外部接口,由兩個或四個 FPGA 硬性序列收發器通道組成,運作速度為 25.78125 Gbps。
- 支援 64B/66B 編碼的 LAUI 或 CAUI-4 連結,附有資料分割和對齊標記,讓來自多個通道的資料保持一致。
- 支援 IEEE 標準 802.3-2915 第 73 條中定義的自動交涉 (AN)。
- 支援 IEEE 標準 802.3-2915 第 92 和 93 條中定義的連結訓練 (LT)。
- 接收器 (RX) 偏差變體容限超過 IEEE 802.3-2015 高速乙太網路標準條款 80.5 要求。
訊框結構控制:
- 支援超大型封包。
- RX 循環冗餘檢查(CRC)傳遞控制。
- 100G 連結的 1,000 位元 RX PCS 通道偏差容限,超過 IEEE 802.3-2015 高速乙太網路標準條款 82.2.12 要求。
- 各封包皆有的可選收發器(TX)CRC 產生與插入。
- 適用於需要專有使用者管理資訊傳輸的應用程式之 RX 和 TX 序文傳遞選項。
- 可選的 TX MAC 來源位址插入。
- TX 自動訊框填補功能,以符合乙太網路連結上 64 位元組的最小乙太網路訊框長度。選用的封包停用功能。
- TX 錯誤插入功能支援讓 TX 客戶端介面正在進行的輸入無效。
- 選用缺乏閒置計數器 (DIC) 選項,以保持精細控制的 8 位元組、10 位元組或 12 位元組封包間隙 (IPG) 最小平均值,或允許使用者從客戶端介面驅動 IPG。
訊框監控與統計:
- RX CRC 檢查和錯誤報告。
- 符合 IEEE 規範的選用 RX 嚴格起始訊框範圍 (SFD) 檢查。
- 符合 IEEE 規範的選用 RX 嚴格序文檢查。
- 基於 IEEE 規格的 RX 畸形封包檢查。
- 已接收的控制訊框類型指示。
- 統計計數器。
- 適用於精確定時擷取統計計數器值的快照功能。
- 選用的錯誤訊號發送:偵測並報告本機錯誤,並且產生遠端錯誤,支援 IEEE 802.3-2015 高速乙太網路標準 66 條中定義的單向連結錯誤。
Flex E:
- 帶有 TX 和 RX PCS66 加擾器/解擾器的選用 100GE 恆定位元率 (CBR)。
流量控制:
- 可選的 IEEE 802.3-2015 乙太網路標準第 31 條乙太網路流量控制作業,使用暫停暫存器或暫停介面。
- 符合 IEEE 標準 802.1Q-201 的可選優先級流量控制 - 修訂第 17 條:優先級流量控制。
- 暫停訊框篩選控制。
- 軟體可以動態切換本地 TX MAC 資料流量以支援選擇性輸入流量切斷。
光纖傳送網路:
- 選用 25/50GE 恆定位元率 (CBR),禁用 TX 和 RX PCS66 位元編碼和加擾。
- 具有完整 MAC 和 PCS 66 位元功能的選用 25/50GE CBR。
使用者系統介面:
- 可存取 IP 核心控制與狀態暫存器的 Avalon® 記憶體對映(Avalon-MM)管理介面。
- Avalon-ST 資料路徑介面將 MAC 連接到客戶端邏輯,搭配在 MAC+PCS 變體中最重要位元組 (MSB) 中的起始訊框。儘管有此 RX 客戶端介面 SOP 對齊功能及 RX 與 TX 前文直通選項,512 位元的 100GBASE-R4 變體介面可確保資料傳輸率。
- MII 資料路徑介面能將 PCS 連接到僅限 PCS 變體中的客戶端邏輯。100GBASE- R4 變體介面具有 256 位元。
- 硬體與軟體重設控制。
- 透過提供裝置架構時脈資料恢復(CDR)輸出訊號來支援同步乙太網路 (SyncE)。
偵錯和測試:
- 用以進行自我診斷測試並位於序列收發器上的可選序列 PMA 循環(TX 至 RX)。
- 用於自我診斷測試並位於 MAC 或 PCS 上的可選平行迴路(TX 到 RX)。
- 用於監控每個 PCS 通道位元錯誤的位元交錯同位錯誤計數器。
- 用於監測訊框本身和訊框之間錯誤的 RX PCS 錯誤區塊計數器。
- 畸形和丟失封包的計數器。
- 高位元錯誤率 (BER) 偵測以監控所有 PCS 通道上的位元錯誤率。
- 可選的加密閒置測試模式生成和檢查。
- 適用於精確定時擷取統計計數器值的快照功能。
- TX 錯誤插入功能支援測試與除錯。
- 選擇性存取 Intel® FPGA 偵錯主機端點 (ADME) 以進行序列連結偵錯或監控 PHY 訊號完整性。
其他資源
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技術支援
如需此 IP 核心技術支援,請造訪支援資源或 Intel® 高級支援。您也可以在知識中心與社群搜尋此功能的相關主題。
IP 評估與購買
Intel® FPGA 智慧財產核心的評估模式與購買資訊。
使用 Intel® FPGA IP 從事設計
進一步瞭解使用 Intel® FPGA IP 從事設計,這是專為 Intel® FPGA 最佳化的大量現成核心。
IP 基礎工具組
免費的 Intel® FPGA IP 核心授權,以及 Intel® Quartus® Prime Standard 或 Pro Edition 軟體的有效授權。
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