DDR 和 DDR2 SDRAM 控制器 Intel® FPGA IP 核心

DDR和DDR2 SDRAM控制器處理使用DDR和DDR2 SDRAM的複雜方面-初始化記憶體設備，管理SDRAM庫，並保持設備以適當的間隔刷新。控制器將來自本機介面的讀寫請求翻譯成所有必要的SDRAM命令信號。

DDR 和 DDR2 SDRAM 控制器 Intel® FPGA IP 核心

無論您是使用平臺設計器（原為Qsys）中的智慧財產權（IP）工具台還是英特爾® Quartus® Prime設計軟體，它都會生成一個設計實例，產生實體鎖相環（PLL）、一個示例驅動器以及您的DDR/DDR2 SDRAM控制器的自訂變化。該範例設計是一個全功能的範例設計，可以進行類比、合成，並在硬體中使用。示例驅動是一個自測試模組，它向控制器發出讀寫命令，並檢查讀取的資料以產生通過/失敗和測試完成信號。

你可以用你自己的自訂邏輯替換實例中的DDR/DDR2 SDRAM控制器的加密控制邏輯，這樣你就可以用你自己的控制邏輯來使用Intel FPGA的明文資料通路。

功能特色

支援符合工業標準的DDR和DDR2 SDRAM器件和模組
包括對註冊DIMM的支持
彈性和強化的設計
1，2，4或8個晶片選擇信號
可配置的資料寬度，包括資料選通(DQS)讀取後的控制邏輯和可選的非DQS讀取模式的邊庫(Intel® Stratix®系列FPGA)
自動或使用者控制的刷新
用於部分寫入操作的資料遮罩信號
銀行管理架構，將延遲降至最低
快速和簡單的實施
IP Toolbench生成的約束腳本
頂層示例設計作為Intel FPGA IP功能的可交付產品
Intel FPGA支援的VHDL和Verilog HDL模擬器中使用的IP功能模擬模型
用於自訂控制器的免費明文資料路徑
平臺設計器（原Qsys）IP就緒，實現系統級設計

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