MAX® V 裝置利用成功的 MAX® II 架構,結合可立即開機、非揮發性的 CPLD 特色,以及 FPGA、晶載記憶體和內部振盪器中常見的先進功能特色。

專為低成本而設計

MAX® V CPLD 使用低成本的晶圓廠製程,結合一系列熱門的低成本封裝打造而成。由於採用限制焊盤、錯列的 I/O 焊盤排列方式,因此縮減了晶粒大小,並降低每個 I/O 針腳的成本。

專為搭配 Quartus Prime 軟體而設計

為簡化設計最佳化程序,MAX® V CPLD 架構和 Quartus® Prime 軟體的擬合演算法經過協調改進,可達到最大的 tPD、tCO、tSU 和 fMAX 效能,同時鎖定針腳。隨著設計功能的變化,Quartus Prime 軟體使用鎖定的針腳分配和按鈕編譯流程,提升滿足或超越效能需求的能力。免費的 Quartus® Prime Lite Edition 軟體支援所有 MAX® V CPLD。