Intel® Stratix® 10 FPGA 與 SoC FPGA

Intel® Stratix® 10 FPGA 與 SoC 在效能、電源效率、密度和系統整合方面提供創新優勢。Intel® Stratix® 10 裝置採用革命性的 Intel® Hyperflex™ FPGA 架構,結合 Intel 獲得專利的嵌入式多晶片互聯橋接(EMIB)技術、進階介面匯流排(AIB)與持續發展中的小晶片組合,與前一代高效能 FPGA 相比,可提供最高 2 倍的效能。1

亦請參閱:Intel® Stratix® 10 FPGA 設計軟體Design Store下載項目社群支援

Intel® Stratix® 10 FPGA 與 SoC FPGA

Intel® Hyperflex™ FPGA 架構

為應對新一代系統帶來的挑戰,Intel® Stratix® 10 FPGA 和 SoC 採用全新的 Intel® Hyperflex™ FPGA 架構,與前一代高階 FPGA 相比,可提供 2 倍的時脈頻率效能,並降低最多 70% 的功耗。2

Intel® Hyperflex™ FPGA 架構在整個 FPGA 結構中的每一處都引進了額外的旁路暫存器。這些額外的暫存器名為 Hyper-Register,可用於每個互連路由區段和所有功能區塊的輸入。Hyper-Register 支援三種關鍵設計技術,以實現 2 倍的核心效能提升:

  • 精細的 Hyper-Retiming 以消除關鍵路徑、
  • 零延遲的 Hyper-Pipelining 以消除路由延遲、
  • 靈活的 Hyper-Optimization 以實現最佳效能。

當您在設計中使用這些技術時,「超感知」(Hyper-Aware)設計工具會自動使用「超級暫存器」(Hyper-Registers)來實現最大的核心時脈頻率。

異質 3D 系統級封裝整合

混合功能與製程節點

異質 3D SiP 整合可實現許多主要系統層級的優勢,包括:

進一步瞭解異質 3D SiP 整合

歡迎下載此白皮書,進一步瞭解 Intel® Stratix® 10 FPGA 和 SoC FPGA 如何利用異質 3D SiP 整合實現突破性的效能、功耗和外型規格,同時提供更大的可擴充性和靈活性。此外,瞭解 Intel EMIB 技術如何為多晶片整合提供優異的解決方案。

適用於 Intel® Stratix® 10 裝置的 Intel EMIB 封裝技術

Intel 獲得專利的「嵌入式多晶片互聯橋接」(EMIB)技術可實現系統關鍵元件(如類比、記憶體、ASIC、CPU 等)的有效封裝內整合。相較於其他封裝內整合技術,EMIB 技術提供了更簡單的製造流程。此外,EMIB 消除了使用矽穿孔(TSV)與專用中介層晶片的需求,使解決方案可提供更高的效能、更低的複雜度,以及優異的訊號和電源完整性。EMIB 採用嵌入基板中的小型矽晶片來提供各晶粒間的超高密度互連。標準的正反向晶片組件將來自晶片的電源與使用者訊號連結至封裝球。這種方法將核心交換的噪音和串擾干擾降至最低,成就優異的訊號和電源完整性。

如需在即將推出的 Intel® Stratix® 10 裝置系列上具體執行此技術的詳細資訊,請參閱「收發器」一節。

收發器

功能特色

收發器晶片塊類型

L-Tile (17.4 G)

PCIe* Gen3x16

H-Tile (28.3 G)

PCIe* Gen3x16

E-Tile (30 G/58 G)

4x100GE

P-Tile (16 G)
Intel® Ultra Path Interconnect (Intel® UPI)


PCIe* Gen4x16

Intel® Stratix® 10 裝置類型 GX、SX GX、SX、TX、MX TX、MX DX
每個晶片塊的最大收發器數* 24 24 24 20
最大晶片對晶片資料傳輸率(NRZ/PAM4) 17.4 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
最大背板資料傳輸率(NRZ/PAM4) 12.5 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
最大速率下的插入損失 最高 18 dB 最高 30 dB 最高 35 dB 請參閱 PCIe* Gen4 與 UPI 規格與條件
硬 IP

PCIe* Gen1、2 及 3,支援 x1、x4、x8 及 x16 通道

10 G Fire Code FEC 硬 IP

PCIe* Gen1、2 及 3,具備 x1、x4、x8 及 x16 通道

SR-IOV,具有

4 個實體功能及

2000 個虛擬功能

10 G Fire Code FEC 硬 IP

10/25/100 GbE MAC,具有 RS-FEC 及 KP-FEC Intel® Ultra Path Interconnect (Intel® UPI)
PCIe* Gen1、2、3 及 4,具備 x1、x4、x8 及 x16 通道
SR-IOV,具有
8 個實體功能
2048 個虛擬功能
支援 2x8 端點或 4x4 根連接埠的連接埠分支
交易層(TL)旁路功能
透過通訊協定(CvP)初始化設定
自主模式
VirtIO
可擴充 IOV
共享虛擬記憶體
*請參閱 Intel® Stratix® 10 裝置產品表,瞭解裝置與封裝組合中可用的收發器確切數量。

互連至 CPU、ASIC 與 ASSP

Intel® Stratix® 10 DX FPGA 採用支援 UPI 和 PCIe* Gen4 介面的硬性與軟性智慧財產區塊,專門適用於資料中心、網路、雲端運算以及測試與測量市場中越來越常使用的高效能加速應用程式。

透過 Intel® Ultra Path Interconnect(Intel® UPI)將 FPGA 連接到所選的 Intel® Xeon® 可擴充處理器,即可實現低延遲、高效能的一致性介面,而非一致性介面則可利用任何支援 PCI Express*(PCIe*)Gen4 的裝置。

Intel® Stratix® 10 FPGA 與 SoC 互連解決方案的詳細功能特色:

  • Intel® Stratix® 10 裝置具備硬性 Intel UPI 智慧財產區塊,可支援快取記憶體代理(Cache Agent)和本機代理(Home Agent)的軟性 IP。
  • 硬性 PCI Express Gen4 x16 智慧財產區塊具備多項功能特色,例如端點與根連接埠分支模式、單一根 I/O 虛擬化(SR-IOV)、虛擬 I/O 裝置(VIRTIO)和 Intel® Scalable I/ O 虛擬化(Intel® Scalable IOV)的虛擬化支援,以及交易層旁路模式。

外部記憶體介面

Intel® Stratix® 10 裝置提供記憶體介面支援,包括序列與並列介面。

並列記憶體介面

Intel® Stratix® 10 裝置為 DDR4 SDRAM 提供最高 2,666 Mbps 的並列記憶體支援,並支援如下所示的各種其他通訊協定。

  • 硬記憶體控制器以低功率提供高效能,可支援包括:
    • DDR4。
    • DDR3 / DDR3L。
    • LPDDR3。
  • 軟控制器支援提供靈活性,以支援廣泛的記憶體介面標準,包括:
    • RLDRAM 3。
    • QDR II+ / QDR II + Xtreme / QDR IV。
    • 特定 Intel® Optane™ DC 持續性記憶體。

數位訊號處理(DSP)

透過 Intel® Stratix® 10 裝置,數位訊號處理(DSP)設計可使 IEEE 754 單精確度浮點運算達到每秒最高 10 兆浮點運算次數(TFLOPS)。能達到這種前所未有的運算輸送量,幕後功臣是每個 DSP 區塊中的強化浮點運算子。它最初於 Intel® Arria® 10 裝置系列中採用,現在已擴充到可在 Intel® Stratix® 10 FPGA 和 SoC 中提供更高數量級的傳輸量。閱讀 Intel® Stratix® 10 FPGA 與 SoC DSP 背景資料

Intel® Stratix® 10 裝置 DSP 區塊

人工智慧張量區塊

透過 Intel® Stratix® 10 NX FPGA,人工智慧加速設計能以 ~1 TOPS/W 達到最多 143 INT8/塊浮點 16(塊 FP16)TOPS/TFLOPS,或以 ~2 TOPS/W 達到最多 286 INT4/塊浮點 12(塊 FP12)TOPS/TFLOPS3。能達到如此的運算傳輸量,幕後功臣是一種經過人工智慧最佳化的全新運算區塊類型,稱為人工智慧張量區塊。人工智慧張量區塊的架構包含 3 個內積單元,每個內積單元有 10 個乘法器和 10 個累加器,每個區塊內共有 30 個乘法器和 30 個累加器。人工智慧張量區塊的架構經過調整,可適用各種人工智慧運算中常用的矩陣與矩陣乘法或向量與矩陣乘法,其功能旨在有效率地處理小型和大型矩陣。

Intel® Stratix® 10 FPGA 與 SoC 可確保高可靠性,並提供 SEU 緩解功能。

  • 進階 SEU 偵測(ASD)。
    • 敏感度處理。
    • 階層標記。
  • 故障注入。
    • 用於表徵及提升您的設計。

Intel® Stratix® 10 SoC 開發工具

Intel® SoC FPGA Embedded Development Suite(SoC EDS)具備 ARM* Development Studio* 5(DS-5*),可支援 Intel® Stratix® 10 SoC,提供異質除錯、分析和全晶片視覺化功能。SoC EDS 可統整來自 CPU 和 FPGA 網域的所有軟體除錯資訊,並在標準 DS-5 使用者介面中以組織化方式呈現資訊。該工具組為使用者提供了前所未有的除錯可見性和控制能力,進而顯著提高生產力。

若要進一步瞭解,請造訪 Intel® Stratix® 10 SoC 頁面

產品與效能資訊

1

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.com.tw/benchmarks.

2

元件效能測試使用特定的電腦系統和特定測試。任何有關上述條件的變更均可能導致不同結果。考慮購買時,為了充分評估效能,請參考其他資訊來源。如需有關效能與效能標竿結果更完整的資訊,請參閱 www.intel.com/benchmarks

3

根據 Intel 內部估計。
元件效能測試使用特定的電腦系統和特定測試。任何有關上述條件的變更均可能導致不同結果。考慮購買時,為了充分評估效能,請參考其他資訊來源。如需有關效能與效能標竿結果更完整的資訊,請參閱 www.intel.com.tw/benchmarks
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