功能特色與優勢
實現高層次的系統整合
Intel® Stratix® 10 SoC FPGA 在 ARM* 生態系統中賦予 USR 強大功能。ARM 的新一代 64 位元架構 (ARMv8) 可支援硬體虛擬化、系統管理和監控功能，以及加速預處理。ARM* Cortex-A53* 處理器支援 32 位元執行模式和主機板支援套件，適用於熱門作業系統，包括 Linux*、Wind River 的 VxWorks*、Micrium 的 uC/OS-II* 和 uC/OS-III* 等。
使用最佳化的 FPGA 與 SoC FPGA 設計軟體，實現高設計人員生產力
全新引擎針對數百萬邏輯元件（LE）FPGA 進行最佳化，可大幅減少設計反覆運算，Intel® Stratix® 10 SoC FPGA 虛擬平台可支援前期的軟體開發及驗證，並透過適用於 OpenCL™ 的 Intel® FPGA SDK 使用 C 型設計輸入，提供可輕鬆在 SoC FPGA 上執行的設計環境。Intel® FPGA SoC FPGA Embedded Development Suite（EDS）具備 ARM* Development Studio 5*（DS-5*）Intel® SoC FPGA 版工具組，可進行異質除錯、分析及全晶片視覺化。
Intel® Stratix® 10 SoC FPGA 方塊圖
HPS：四核 ARM* Cortex*-A53 硬核處理器系統
SDM：安全裝置管理員
EMIB：嵌入式多晶片互聯橋接 (Embedded Multi-Die Interconnect Bridge)
功能特色 |
描述 |
|---|---|
處理器 |
四核心 ARM* Cortex*–A53 MPCore* 處理器叢集最高 1.5 GHz |
協同處理器 |
向量浮點運算單元（VFPU）單和雙精確度，每個處理器的 ARM* NEON* 媒體處理引擎 |
Level 1 快取 |
具有同位的 32 KB L1 指令快取、具有錯誤修正碼（ECC）的 32 KB L1 資料快取 |
Level 2 快取 |
具有 ECC 的 1 MB KB 共享 L2 快取 |
晶載記憶體 |
256 KB 晶載 RAM |
系統記憶體管理單元 |
系統記憶體管理單元支援整合性的記憶體模型，並將硬體虛擬化延伸至 FPGA 結構中執行的周邊裝置 |
快取一致性單元 |
提供單向（I/O）一致性，可讓 CCU 主要裝置檢視 ARM* Cortex*–A53 MPCore* CPU 的一致性記憶體 |
直接記憶體存取（DMA）控制器 |
8 通道直接記憶體存取（DMA） |
乙太網路媒體存取控制器（EMAC） |
3 個 10/100/1000 EMAC，具備整合式 DMA |
USB On-The-Go 控制器（OTG） |
2 個 USB OTG，具備整合式 DMA |
UART 控制器 |
2 個 UART 16550 相容 |
序列周邊介面（SPI）控制器 |
4 個 SPI |
I2C 控制器 |
5 個 I2C |
SD/SDIO/MMC 控制器 |
1 個 eMMC 4.5，支援 DMA 與 CE-ATA |
NAND 快閃控制器 |
1 個 ONFI 1.0 或以上版本，支援 8 及 16 位元 |
一般用途 I/O（GPIO） |
最大 48 個軟體可程化的 GPIO |
| 計時器 | 4 個一般用途計時器、4 個看門狗計時器 |
| 系統管理員 | 包含記憶體對映的控制和狀態暫存器，以及控制系統層級功能與其他 HPS 模組的邏輯 |
| 重設管理員 | 根據 HPS 和 FPGA 結構以及寫入模組重設控制暫存器的軟體等來源所發出的重設要求，進行訊號重設 |
| 時脈管理員 | 提供軟體可程式化的時脈控制，以設定 HPS 中產生的所有時脈 |
生態系統
Intel® SoC FPGA 搭載 ARM* 處理器，並繼承 ARM* 生態系統的優勢。Intel、我們的生態系統合作夥伴，以及 Intel® SoC FPGA 使用者社群提供了各種選項，以滿足您的 SoC FPGA 開發需求。
影片
Intel® Hyperflex™ FPGA 架構
Intel® Stratix® 10 裝置中的 Intel® Hyperflex™ FPGA 架構，提供 2 倍的 Fmax 效能。1本影片顯示原始設計與經過超優化設計的並排比較。
支援 PCIe* Gen3 DMA 的 DDR4 SDRAM
Intel® Stratix® 10 裝置，包括 PCI Express*（PCIe*）與記憶體控制器硬智慧財產（IP）區塊，結合了 Avalon® 記憶體對映介面與直接記憶體存取（DMA）功能，以建立高效能參考設計。
白皮書
其他資源
進一步探索 Altera® FPGA 裝置的相關內容，例如開發板、智慧財產、支援等。
產品與效能資訊
Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.com.tw/benchmarks.