系列差異性
功能特色 | Arria® V GZ FPGA | Arria® V GT FPGA | Arria® V GX FPGA | Arria® V ST SoC | Arria® V SX SoC |
---|---|---|---|---|---|
ALM (K) | 170 | 190 | 190 | 174 | 174 |
可變式精確度 DSP | 1,139 | 1,156 | 1,156 | 1,068 | 1,068 |
M20K 區塊 | 1,700 | - | - | - | - |
M10K 區塊 | - | 2,414 | 2,414 | 2,282 | 2,282 |
DDR3 記憶體介面速度 | 800 MHz | 667 MHz | 667 MHz | 667 MHz | 667 MHz |
硬式記憶體控制器 | - | 4 | 4 | 4 | 4 |
收發器(Gbps) | 12.5 Gbps | 10.3125 | 6.5536 | 10.3125 | 6.5536 |
PCI Express® (PCIe*) Gen3/2/1 硬式 IP 區塊 | 1 | - | - | - | - |
PCIe* Gen2/1 硬式 IP 區塊 | - | 2 | 2 | 2 | 2 |
設計安全性 | x | x | x | x | x |
單事件翻轉(SEU)緩解 | x | x | x | x | x |
Arria® V 架構
靈活的收發器
無論您需要少數或多達 36 個通道的收發器,Arria® V FPGA 都可以提供收發器解決方案來滿足您的效能和功率需求,讓您擁有通往成功的利器。Arria® V FPGA 專為功率敏感、高頻寬的應用而設計,除了具有靈活的時脈、卓越的訊號完整性(SI)、最低功率的收發器,以及最高數量的收發器,還有更多出色設計。
每個 Arria® V FPGA 收發器均包含實體媒體附接、實體編碼子層和硬式 IP 區塊,並具有更高的時脈靈活性和更多獨立通道。每個通道都有一個完整的 PMA 和 PCS,以及一個專用的、獨立的接收類比 PLL CDR。Arria® V GZ 包含許多附加功能,讓設計人員更容易達到最高 12.5 Gbps 的收發器速度、驅動最大 40 吋的背板,以及執行 PCIe* Gen3。
*附註:Arria® V GX 和 GT 沒有適應性線性 EQ、EyeQ、PCIe* Gen3,以及 Arria® V GZ 所具備的硬式 IP。
針對低功率與低系統成本進行最佳化
- 單一 10.3125-Gbps 通道將耗用 < 165 mW 功率。
- 單一 12.5-Gbps 通道將耗用 < 200 mW 功率。
功能特色 | Arria® V GZ | Arria® V GT | Arria® V GX |
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最大收發器數量 | 36 | 36 | 36 |
支援背板功能的 12.5 Gbps 收發器 | x | - | - |
10.3125 Gbps 收發器,適用於 SFF-8431 應用 | x | x | - |
支援背板功能的 6.375 收發器 | x | x | x |
連續時間線性等化:接收器 4 級線性等化 | x | - | - |
決策迴授等化:接收器 5-tap 數位等化器 | x | - | - |
適應性等化:自動調整等化 | x | - | - |
線性等化器 | - | x | x |
傳輸等化預強調(4-Tap) | x | - | - |
傳輸等化預強調(3-Tap) | - | x | x |
環式振盪器傳輸 PLL | x | x | x |
LC 振盪器 PLL | x | - | - |
晶載儀器(EyeQ 資料眼監視器) | x | - | - |
可變式精確度 DSP 區塊
為滿足更高精確度訊號處理的需求,我們開發了業界第一個可變式精確度數位訊號處理(DSP)區塊。這項整合式區塊涵蓋於 Stratix® V、Arria® V 和 Cyclone® V FPGA 28 奈米 DSP 產品組合中,可讓每個區塊在編譯時配置為 18 位元模式或高精確度的模式。
透過可變式精確度 DSP 區塊,Arria® V 和 Cyclone® V FPGA 可支援逐一區塊的各種精確度,範圍從 9 位元 x 9 位元到在單一 DSP 區塊中的單精確度浮點(尾數乘法)。這能讓您擺脫 FPGA 架構限制,使您能夠在 DSP 資料路徑的各階段使用最佳精確度。您也將受益於提高地系統效能、降低的功耗和減少的架構限制。
Arria® V 與 Cyclone® V FPGA 中的可變式精確度 DSP 區塊經過最佳化,可提供下列增強功能:
- 108 個輸入、74 個輸出。
- 18 x 19 乘法模式,可讓預加器使用兩個 18 位元輸入。
- 可選用第二個累加器(回饋暫存器)以進行複雜的序列化過濾。
- 雙 18x19 獨立乘法器。
- 在 18 位元模式中,硬式預加器和外部係數沒有使用限制。
單及多區塊模式中的 Arria® V 及 Cyclone® V FPGA 乘法器精確度範圍
Cascade 匯流排
所有模式都具有 64 位元累加器,每個可變式精確度 DSP 區塊都帶有 64 位元 cascade 匯流排,允許透過使用專用匯流排多區塊來實現更高精確度的訊號處理。
可變式精確度 DSP 架構保持向下相容性。這可以高效地支援現有的 18 位 DSP 應用,例如高畫質視訊處理、數位上變頻或下變頻以及多速率濾波。
SoC FPGA 硬核處理器系統
Intel® SoC FPGA 使用高頻寬互聯主幹網,整合了包含處理器、周邊裝置和具有 FPGA 架構之記憶體介面的 ARM* 型硬處理器系統(HPS)。Arria® V SoC FPGA 將獨立處理器、FPGA 和數位訊號處理(DSP)功能整合至單一、使用者可自訂的 ARM* 系統單晶片(SoC)中,因此能降低系統功耗、系統成本和主機板尺寸,同時提升系統效能。SoC 提供了強化智慧財產(IP)的極致組合,可提升效能和省電能力,並具備可程式化邏輯的靈活性。
HPS 功能特色
- 每個處理器核心包括:
- 32 KB L1 指令快取、32 KB L1 資料快取
- 單與雙精確度浮點單元及 NEONTM 媒體引擎
- CoreSightTM 除錯與追蹤技術
- 512 KB 共享 L2 快取,支援錯誤修正碼(ECC)
- 支援 ECC 的 64 KB 暫存 RAM
- 多埠 SDRAM 控制器,支援 DDR2、DDR3、及 LPDDR2,以及選用的 ECC
- 8 通道直接記憶體存取(DMA)控制器
- QSPI 快閃控制器
- 具有 DMA 的 NAND 快閃控制器
- 具有 DMA 的 SD/SDIO/MMC 快閃控制器
- 2 個具有 DMA 的 10/100/1000 乙太網路媒體存取控制(MAC)
- 2 個具有 DMA 的 USB On-The-Go(OTG)控制器
- 4 個 I2C 控制器
- 2 個 UART
- 2 個序列周邊介面(SPI)主要周邊裝置、2 個 SPI 從屬周邊裝置
- 最多 134 個一般用途 I/O(GPIO)
- 7 個一般用途計時器
- 4 個看門狗計時器
高頻寬 HPS 至 FPGA 互連骨幹
儘管 HPS 及 FPGA 可獨立運作,其仍透過高效能 ARM* AMBA* AXI 匯流排橋接器構建的高頻寬系統互連緊密耦合。FPGA Fabric 中的 IP 主匯流排可透過 FPGA 至 HPS 互連存取 HPS 從匯流排。同理,HPS 主匯流排亦可透過 HPS 至 FPGA 橋接器存取 FPGA Fabric 中的從匯流排。兩橋接器皆符合 AMBA AXI-3,且支援同步讀取和寫入交易。額外的 32 位元 HPS 至 FPGA 輕巧型橋接器,可在 HPS 和 FPGA 結構中的周邊裝置之間,提供低延遲的介面。最多六個 FPGA 主要裝置可與處理器共享 HPS SDRAM 控制器。此外,可透過專用的 32 位元配置連接埠,在程式控制下使用處理器設定 FPGA 結構。
- HPS 至 FPGA:可配置 32、64 或 128 位元針對高頻寬最佳化的 AMBA AXI 介面
- FPGA 至 HPS:可配置 32、64 或 128 位元針對高頻寬最佳化的 AMBA AXI 介面
- 輕量 HPS 至 FPGA:針對低延遲最佳化的 32 位元 AMBA AXI 介面
- FPGA 至 HPS SDRAM 控制器:可配置的多連接埠介面,具備 6 個指令連接埠、4 個 64 位元讀取資料埠和 4 個 64 位元寫入資料埠
- ~32 位元 FPGA 配置管理程式
28 奈米 Arria® V FPGA 系列可為中階應用提供功耗最低、頻寬最高的 FPGA,例如遠端無線電裝置、10G/40G 線卡和工作室混音器。全方位的產品選擇包含五種裝置類型,讓設計人員能選擇最能滿足其價格、效能和功耗需求的解決方案。請參見下表,取得 Arria® V FPGA 與 SoC 系列概覽與套件選擇。
溫度支援
其他資源
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