Cyclone® V FPGA 和 SoC FPGA
與前一代相比,Cyclone® V FPGA 具有較低的總功率、有效的邏輯整合能力、整合收發器產品類型,以及搭載 ARM* 硬核處理器系統(HPS)的 SoC FPGA 產品類型。該產品系列建議用於以 Intel Edge 為中心的應用與設計。
從以下產品類型進行選擇:僅配備邏輯的 Cyclone® V E FPGA、配備 3.125 Gbps 收發器的 Cyclone® V GX FPGA、配備 6.144 Gbps 收發器的 Cyclone® V GT FPGA、搭載 ARM* 硬核處理器系統(HPS)與邏輯的 Cyclone® V SE SoC FPGA、搭載 ARM* HPS 及 3.125 Gbps 收發器的 Cyclone® V SX SoC FPGA,以及搭載 ARM* HPS 及 6.144 Gbps 收發器的 Cyclone® V ST SoC FPGA。
Cyclone® V FPGA 和 SoC FPGA
系列架構
Cyclone® V 架構
Cyclone® V FPGA 延續了 Intel® Cyclone® 裝置系列的傳統,前所未有地結合低功率、高功能和低成本。 Cyclone® V FPGA 現在包含可選購的硬核處理器系統(HPS),其內含處理器、周邊設備及記憶體控制器,並與使用高頻寬互連骨幹的 FPGA 結構整合。HPS 與 Intel 28 nm 低功率 FPGA 結構的組合可提供應用級 ARM* 處理器的效能與生態系統,以及 Cyclone® V FPGA 的靈活性、低成本及低耗電量。
Cyclone® V FPGA 核心架構包括下列內容:
- 最高 300K 的等價邏輯元件(LE),以適應性邏輯模組(ALM)的垂直欄排列。
- 最高 12 Mb 的嵌入式記憶體,以as 10 Kb(M10K)區塊排列。
- 最高 1.7 Mb 的分散式記憶體邏輯陣列區塊(MLAB)。
- 最多 342 個可變式精確度數位訊號處理(DSP)區塊,最高可執行 684 個 18x18 嵌入式乘法器。
- 八個分數時脈合成鎖相迴路(PLL)。
所有邏輯資源皆透過高度靈活的時脈網路互相連接,其具有超過 30 個全域時脈樹及 Intel 高效能 MultiTrack 路由架構的功率最佳化版本。
靈活的介面支援
Cyclone® V FPGA 可透過晶粒左側最多 12 個 5-Gbps 收發器,提供靈活的介面支援。邏輯與路由核心結構環繞著 I/O 元件與 PLL。Cyclone® V 裝置具有二至八個 PLL。I/O 元件支援 840 MHz LVDS 與 800 MbpS 外部記憶體頻寬。此類 I/O 元件可為所有主流差動及單端 I/O 標準提供支援,包含最高 16-mA 驅動強度的 3.3 V LVTTL。
豐富的硬 IP
Cyclone® V FPGA 內含硬智慧財產(IP)區塊,如 ARM* HPS、最多兩個 PCI Express*(PCIe*)硬 IP 區塊,以及最多兩個強化的多埠記憶體控制器。強化的 PCIe 區塊最多可支援四個通道的寬度(第 1 代應用)及四個通道(第 2 代應用),且現在包含多功能支援。多功能支援最多可讓八個周邊設備與個別記憶體對應、控制和狀態暫存器(CSR)共用單一 PCIe 連結,以簡化軟體驅動程式的研發。強化的多埠記憶體控制器可在最多六個不同主裝置間進行仲裁,並提供指令及資料重新排列,以提高 DRAM 連結的效率。
設計安全性
為保護寶貴的 IP 投資,Cyclone® V FPGA 也提供 FPGA 中最全面的設計保護,包含 256 位元進階加密標準(AES)位元流加密、JTAG 連接埠保護、內部振盪器、歸零作業(主動清除),以及循環冗餘檢查(CRC)等功能特色。
多埠記憶體控制器
多埠記憶體控制器硬智慧財產(IP)區塊帶來生產力的全新境界與上市優勢。支援命令和資料重新排列的進階功能,大幅提升 DRAM 介面的效率。多埠記憶體控制器最多可讓六個功能共用單一記憶體裝置,使時序收斂更加輕鬆並減少 I/O 數量,藉此節省 PCB 空間並提高匯流排效率。因而能節省時間、系統成本與功率。
多埠記憶體控制器 IP 支援下列功能特色:
- 在編譯期間或 FPGA 作業期間設定的使用者可配置定時參數。
- 每種晶片選擇最多支援 4 Gb 記憶體裝置。
- 兩種晶片選擇。
- 可配置的記憶體頻寬:8、16、24、32 及 40 位元。
- 硬錯誤修正碼(ECC) ,支援 16 位元與 32 位元資料寬度。
- 靈活的 Fabric Interface 連接埠配置最多含有六個指令連接埠及最高 256 位元資料。
- 結合兩個控制器,透過建立虛擬 x64 記憶體為頻寬更高的應用提供服務。
- DRAM 節能,包括自動重新整理和深度省電等功能。
多埠記憶體控制器由兩個主要區塊組成,如多埠記憶體控制器架構圖解所示:
- 多埠前端可處理最多六個主裝置間的記憶體讀寫仲裁。
- PHY:記憶體控制器與記憶體裝置之間的介面。在外部記憶體來回執行實際的讀取與寫入作業。
多埠前端提供下列仲裁與重新排列功能:
- 命令與資料重新排列以提升匯流排效率。
- DRAM 命令的亂序執行。
- 衝突偵測及依順序傳回結果。
- 具備絕對及相對優先順序排定的動態可設定優先順序支援。
多埠記憶體控制器上的 PHY 介面可提供下列校正功能,以進行資料排序及時間控制:
- 輸入暫存器路徑中強化的讀取 FIFO 緩衝。
- I/O 元件中專用的 DDR 暫存器。
- 25 ps 解析度的動態偏移校正延遲,可最佳化取樣視窗。
- 偏移調整電路可從讀寫路徑上的 FPGA 邏輯到記憶體裝置,進行完整路徑校正。
- 晶載終端校正,可限制終端阻抗變化。
- 晶載動態終端,可在序列及平行終端間切換,以最佳化訊號完整性。
- DLL 延遲鏈,適用於温度補償的 DQS 相位偏移。
Cyclone® V FPGA 中的多埠記憶體控制器硬 IP 支援 DDR3 SDRAM、DDR2 SDRAM 及 LPDDR2(僅支援單列)。Cyclone® V FPGA 還支援上述記憶體介面的軟記憶體控制器。
功率
Cyclone® V 耗電量(相較於前一代 FPGA)
矽晶片與架構最佳化
Intel 採取重要措施以降低 Cyclone® V FPGA 的功率,包含使用 28-nm LP 製程技術、降低核心電壓、謹慎選擇低 VT 及高 VT 電晶體,以降低靜態功率、降低閘極電容、功率最佳化收發器架構,以及增加強化的智慧財產(IP)量。例如,全新的多埠記憶體控制器硬 IP 區塊及 PCI Express* 硬 IP 區塊各別消耗其軟邏輯實作的百分之 10 及百分之 20 以下。若未使用,可將此類區塊及收發器區塊關閉,藉此提供進一步降低設計總耗電量的機制。
低功率的優勢
整合度提升與低功率的 Cyclone® V FPGA 相結合,可為各種應用帶來顯著的系統層級優勢:
準確的功率估算與分析
藉由業界最精確且完善的功率管理設計工具,Intel 可透過實作輕鬆進行設計概念的功率估算與分析。Intel 提供下列功率估算與分析資源:
設計時,您可在設計概念階段使用早期功率估算器(EPE),以及在設計實作階段使用功率分析器。EPE 是採用試算表的分析工具,可根據裝置和套件選取項目、運作情形和裝置使用率進行早期的功率界定。EPE 中的功率模型與矽晶片有關,確保能精確地估算設計的耗電量。
功率分析器是更詳細的功率分析工具,其使用實際的設計佈置和路由、邏輯設定及模擬波形,極精確地估算動態功率。功率分析器在與精準的設計資訊一起使用時,能提供約百分之 10 的準確度。Intel® Quartus® Prime 軟體功率模型與矽晶片量測相關,其以每個電路超過 5,000 種測試配置為依據。
在整個設計過程中,電源管理資源中心可提供與功率、散熱管理及電源供應管理相關的實用資訊。
Intel® Quartus® Prime 軟體最佳化
設計執行細節可提升效能、最小化面積並降低功率。一直以來,效能和面積的取捨是透過佈置和路由設計流程的暫存器傳送階層(RTL)內自動進行。Intel 在將功率最佳化引入設計流程方面處於領導地位。Intel® Quartus® Prime 軟體最佳化工具會自動使用 Cyclone® V 架構能力進一步降低功率,啟用時最多可降低百分之 10 的總耗電量。
Intel® Quartus® Prime 軟體最佳化具備許多清楚易懂的自動功率最佳化功能,但仍提供 FPGA 架構最佳使用的詳細資料,以降低功率,包含:
- 轉換主要功能區塊
- 對應使用者 RAM,使其使用較少功率
- 重組邏輯以減少動態功率
- 正確選擇邏輯輸入,可將高切換網路上的電容降至最低
- 減少核心邏輯面積和配線需求,將路由中的動態功率降至最小
- 修改佈置以降低時脈功率
Cyclone® V SoC 硬核處理器系統
高頻寬 HPS 至 FPGA 互連骨幹
儘管 HPS 及 FPGA 可獨立運作,其仍透過高效能 ARM* AMBA AXI 匯流排橋接器構建的高頻寬系統互連緊密耦合。FPGA Fabric 中的 IP 主匯流排可透過 FPGA 至 HPS 互連存取 HPS 從匯流排。同理,HPS 主匯流排亦可透過 HPS 至 FPGA 橋接器存取 FPGA Fabric 中的從匯流排。兩橋接器皆符合 AMBA AXI-3,且支援同步讀取和寫入交易。最多六個 FPGA 主要裝置可與處理器共享 HPS SDRAM 控制器。此外,可透過專用的 32 位元配置連接埠,在程式控制下使用處理器設定 FPGA Fabric。
- HPS 至 FPGA:可配置 32、64 或 128 位元 AMBA AXI 介面。
- FPGA 至 HPS:可配置 32、64 或 128 位元 AMBA AXI 介面。
- FPGA 至 HPS SDRAM 控制器:最多 6 個主裝置(指令連接埠)、4x 64 位元讀取資料埠及 4x 64 位元寫入資料埠。
- 32 位元 FPGA 配置管理員。
HPS 功能特色
925 MHz,雙核心 ARM* Cortex-A9 MPCore 處理器。每個處理器核心包括:
- 32 KB L1 指令快取、32 KB L1 資料快取
- 單與雙精確度浮點單元及 NEON* 媒體引擎
- CoreSight* 除錯與追蹤技術
- 512 KB 共享 L2 快取
- 64 KB 暫存 RAM
- 多埠 SDRAM 控制器,支援 DDR2、DDR3 及 LPDDR2,並支援選用的錯誤修正碼(ECC)
- 8 通道直接記憶體存取(DMA)控制器
- QSPI 快閃控制器
- 具有 DMA 的 NAND 快閃控制器
- 具有 DMA 的 SD/SDIO/MMC 快閃控制器
- 2 個具有 DMA 的 10/100/1000 乙太網路媒體存取控制(MAC)
- 2 個具有 DMA 的 USB On-The-Go(OTG)控制器
- 4 個 I2C 控制器
- 2 個 UART
- 2 個序列周邊介面(SPI)主要周邊裝置、2 個 SPI 從屬周邊裝置
- 最多 134 個一般用途 I/O(GPIO)
- 7 個一般用途計時器
- 4 個看門狗計時器
Cyclone® V GX FPGA:收發器概覽
並非所有低成本收發器都是一樣的品質。Intel Cyclone® V FPGA 系列具備可協助完整運用所有可用收發器資源的靈活性,並將設計保留在較小且低成本的裝置中。Cyclone® V FPGA 可提供使用強化架構模塊以最低功率執行獨立通訊協定、執行專屬通訊協定時的最高靈活性。
Intel Cyclone® V FPGA 系列提供市場最低成本、最低功率 FPGA,擴大了 Cyclone® FPGA 系列。Intel 的收發器領導者地位透過 FPGA 設計內運作中收發器 I/O 的實際出貨而再次得到證實。觀看下面的影片,以瞭解 Cyclone® V FPGA 的實際應用。
Cyclone® V FPGA 系列提供兩種產品類型,以滿足您的設計需求:配備最高 3.125 G 收發器的 Cyclone® V GX FPGA,以及配備最高 6.144 G 收發器的 Cyclone® V GT FPGA。
關鍵收發器功能特色
- 最多十二個收發器,支援 600 Mbps 至 3.125 Gbps 或 6.144 Gbps 的資料傳輸率。
- 靈活且易於配置的收發器資料路徑,以執行業界標準與專屬通訊協定。
- 可程式化預強調設定和可調整的差分輸出電壓(VOD),可提升訊號完整性(SI)。
- 使用者控制的收發器等化,以補償實體媒體中與頻率相關的損失。
- 收發器的動態重新設定以支援同一通道上的多種通訊協定和資料傳輸率,而無需重新編程 FPGA。
- 支援各種通訊協定功能,如 PCI Express*(PCIe*)、通用公共無線電介面(CPRI)、DisplayPort、V-by-One 及 SATA 配置中的展頻時脈。
- 專用電路符合 PCIe*、XAUI 及 Gbps 乙太網路(GbE)的實體介面。
- PIPE 介面會直接連接至嵌入式 PCIe* Gen1(2.5 Gbps)及 Gen2(5 Gbps)硬智慧財產(IP),以支援符合 x1、x2 或 x4 端點或根連接埠應用的 PCI-SIG*。
- 內建位元組排序,以便影格或封包始終在已知位元組通道中開始。
- 執行 8 至 10 位元編碼及 10 至 8 位元解碼的 8B/10B 編碼器與解碼器。
- 收發鎖相迴路(PLL)充電泵及電壓控制振盪器(VCO)專用的晶載電源整流器,可實現卓越的抗噪能力。
- 晶載電源解耦以滿足暫態電流在較高頻率的要求,減少對板載解耦電容器的需求。
- 各種診斷功能,如序列回送、平行回送、反序列回送,以及符合 PCI-SIG* 標準的 PCIe* 硬 IP 區塊的回送主從能力等。
PCS 方塊圖顯示 Cyclone® V FPGA 收發器的實體媒體附接(PMA)及實體編碼次層(PCS)。根據您的要求,可以繞過 PCS 中的區塊。
圖 1.Cyclone® V FPGA 收發器、PMA 與 PCS 方塊圖
其他資源
進一步探索 Intel® FPGA 裝置的相關內容,例如開發板、智慧財產、支援,還有更多。