關鍵元件

狀態
Launched
推出日期
2013
光刻
20 nm

相關資源

邏輯元素 (LE)
220000
適應性邏輯模組 (ALM)
83730
適應性邏輯模組 (ALM) 暫存器
334920
結構和 I/O 相鎖環路 (PLL)
12
最大嵌入式記憶體
12.8 Mb
數位訊號處理 (DSP) 區塊
192
數位訊號處理 (DSP) 格式
Multiply, Multiply and Accumulate, Variable Precision, Fixed Point (hard IP), Floating Point (hard IP)
硬處理器系統 (HPS)
Dual-core Arm* Cortex*-A9
硬記憶體控制器
外部記憶體介面(EMIF)
DDR4, DDR3, QDR II, QDR II+, QDR IV, LPDDR3, DDR3L

I/O 規格

使用者 I/O 數量上限
288
I/O 標準支援
3.0 V LVTTL, 1.2 V to 3.0 V LVCMOS, SSTL, POD, HSTL, HSUL, Differential SSTL, Differential POD, Differential HSTL, Differential HSUL, LVDS, Mini-LVDS, RSDS, LVPECL
最大 LVDS 對
120
不歸零(NRZ)收發器上限
12
不歸零(NRZ)資料速率上限
17.4 Gbps
收發器協定硬 IP
PCIe Gen3

進階技術

FPGA 位元流安全性

封裝規格

封裝選項
U484, F672, F780