文章 ID: 000073703 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼在為包含 PLL 的 Verilog 設計編譯 Synplify 或 Synplify Pro 版本 7.5 VQM 網路清單時,Quartus® II 軟體出現錯誤?

環境

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    當合成 MegaWirizd®產生的 PLL 即時,Synplify 和 Synplify Pro 版本 7.5 可能會導致以下類型的錯誤,由 Quartus II 軟體產生:

     

    錯誤:無法針對適用于 altpll 即時化的 PLL 執行頻率乘法和頻率分割參數值>:altpll_component|altpll:存取名稱>|pll
    錯誤:pLL Hierarchy path for altpll 即時>:altpll_component|altpll:存取名稱>|pll 不需要參數頻率切換
    錯誤:無法執行 PLL,因為無法結合 M 的計數值和預先分隔器 N 滿足 VCO 和 PFD 範圍,以進行要求的頻率合成

    Synplicity 技術支援現已提供此問題的解決方法,並排定在未來發佈時解決此問題。如果您遇到此問題,請透過 Synplicity 支援網站 列出的方法之一,直接聯絡 Synplicity 技術支援,以取得解決方法。

    第 3 頁的 Synplify 7.5 版本說明描述了對Stratix® 設計的前瞻性批註 PLL 限制,這有助於 Synplify 軟體將設計優化,以獲得更優異的計時效能。然而,這可能會在 Verilog HDL 中產生上述 PLL 即時錯誤。這不是 VHDL 中的 PLL 即時問題。

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