為何在 Stratix IV 為 PCI Express 編譯 IP 編譯器時，會收到計時分析警告？

在 Stratix^® IV 執行 PCI Express^® IP 編譯器的時間分析時，您將會看到與自動產生的 Synopsys Design Constraint （SDC） 檔案相關的警告。

若要解決每個計時分析限制警告，請按照下列 altera_pci_express.sdc 檔案的 解決方法。

[警告]
警告（332174）：altera_pci_express.sdc （14）： *refclk_export無法與埠、針腳、註冊器、保管人或網路相符

[解決方法]
改變 altera_pci_express.sdc 行 14 從
                create_clock───────refclk_pci_express────refclk_export─[100 MHz]
自
                create_clock───────get_ports PCIE_REFCLK 名稱 {refclk_pci_express]

[警告]
警告（332174）：altera_pci_express.sdc （18）： *central_clk_div0* 無法與頻率相符
警告（332174）：altera_pci_express.sdc （18）： *_hssi_pcie_hip* 無法與頻率相符

[解決方法]
改變 altera_pci_express.sdc 第 18 行
                set_clock_groups -專屬 -群組 [get_clocks { *central_clk_div0* [] - 群組 [get_clocks { *_hssi_pcie_hip* []
自
                set_clock_groups -專屬 -群組 [get_clocks*central_clk_div0* ] -組 [get_clocks*_hssi_pcie_hip*

這個問題在未來的軟體版本中將無法解決。