文章 ID: 000073802 內容類型: 疑難排解 最近查看日期: 2011 年 09 月 27 日

Stratix II GX 與 GX 設計Arria的錯誤cmu_pll_inclock_period

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    針對使用高速收發器的快速物聯網變異 在 Stratix II GX 或 Arria GX 裝置上,收發器 cmu_pll_inclock_period 值 設定錯誤。

    針對受影響的組態,模擬與編譯失敗。

    解決方法

    在檔案Ra>IO 實例名稱_riophy_gxb.v, 在訊號的分配中 alt2gxb_component.cmu_pll_inclock_period , 指派值 106/< pll_inclk 頻率> 以取代錯誤的值。

    若要將變更傳播至 IP 功能模擬模型, 透過 quartus_map 命令重新塑造模型。 請參閱 erratum 的解決方法 「示範測試台可能會因一些快速的IO 變異而失效」 適當的命令列選項。

    這個問題將在日後的 RapidIO 版本中解決 MegaCore 功能。

    相關產品

    本文章適用於 2 產品

    Stratix® II FPGA
    Arria® GX FPGA

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