文章 ID: 000073811 內容類型: 疑難排解 最近查看日期: 2015 年 08 月 19 日

在Avalon-ST 模式中使用 Arria 10 PCI Express IP 核心時，為什麼在模擬中看到tx_cred_fc_sel與tx_cred_hdr_fc/tx_cred_data_fc輸出之間的 1 個頻率延遲，但在實際硬體中卻有 2 個頻率的延遲？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 在 Avalon®-ST 模式下使用 PCI Express® Arria® 10 HIP 時，您將會看到模擬與硬體之間的延遲差異。這種行為是由於 Quartus® II 軟體的問題所導致。 正確的行為是在硬體中看到，也就是兩個pld_clk週期的延遲間隔 tx_cred_fc_sel以及核心回應資料的外觀 tx_cred_hdr_fc和tx_cred_data_fc.
    解決方法

    若要解決此問題，請增加一個小延遲 tx_cred_fc_sel 訊號在您的測試台中。 例如：

    指派 #1 tx_cred_fc_sel對核心 = tx_cred_fc_sel;

    這個問題預定在 Quartus II 軟體日後發佈時解決。

    相關產品

    本文章適用於 3 產品

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

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