描述
在 Quartus 中編譯具有 UniPHY 核心的 DDR3 VHDL 版本®II 軟體版本 11.0 在合成過程中會導致下列錯誤：
錯誤：在 I/O 輸入緩衝區原始 後遺|altdq_dqs2_ddio_3reg_stratixiii：altdq_dqs2_inst|obuf_os_0上發現非法連線，也會開到緩衝區以外的其他目的地。
頂層包裝檔是 VHDL 檔案，可立即輸入 Verilog 版本的核心。所有單一位訊號（mem_cas_n、mem_we_n、mem_ck、mem_odt、mem_cs_n、mem_cke、mem_ras_n和mem_ck_n）在頂端定義為std_logic_vector（0 下至 0），並在即時化的核心中定義為招牌位電線。Quartus II 軟體目前無法解決單位 VHDL std_logic_vector定義與單位 Verilog 電線之間的此連線，導致上述錯誤。
解決方法是將頂級 VHDL 包裝中的單位訊號從std_logic_vector（0 下至 0）變更為std_logic。
這個問題預定在 Quartus II 軟體日後發佈時解決。