文章 ID: 000073872 內容類型: 疑難排解 最近查看日期: 2018 年 12 月 04 日

為什麼在使用季度速率模式時，平行介面的 PHY Lite Intel® Arria® 10 FPGA IP，介面頻率無法設為 137.5MHz 至 149.9MHz 之間的值？

環境

  • 適用於並列介面 Intel® Arria® 10 FPGA IP 的 PHY Lite
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於 PLL VCO 設定的限制，平行介面的 PHY Lite Intel® Arria® 10 FPGA IP 在使用季度速率模式時，不支援 137.5MHz 至 149.9MHz 之間的頻率範圍。

    解決方法

    無法解決此問題。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。