描述
在使用 Quartus® II 軟體版本 10.0 SP1 中的ALTLVDS_RX兆功能，以及在 LE 模式下實作 SERDES 時，在編譯 VHDL 變異檔案時，您可能會看到此警告。根據您在 ALTLVDS_RX MegaWi ALTLVDS_RX™外掛程式管理器中的選擇， rx_outclock 埠可能宣告為 STD_LOGIC_VECTOR (0 DOWNTO 0) 非簡單 STD_LOGIC 。
如果您切換「 rx_outclock」設定使用的頻率資源是什麼 ，可能會觸發此問題。
若要解決這個問題，請編輯ALTLVDS_RX變異檔案。有四個位置需要編輯：
- 在該
ENTITY PORT區段中，請將文字OUT STD_LOGIC_VECTOR (0 DOWNTO 0)替換為文字OUT STD_LOGIC。 - 在該
COMPONENT PORT區段中，請將文字OUT STD_LOGIC_VECTOR (0 DOWNTO 0)替換為文字OUT STD_LOGIC。 - 在下
BEGIN，找到將訊號對應並rx_outclock移除文字(0 DOWNTO 0)的sub_wire。 ARCHITECTURE在之前的COMPONENT章節中，找到上一個步驟中使用的sub_wire，然後用文字替代文字STD_LOGIC_VECTOR (0 DOWNTO 0)STD_LOGIC。
此問題排定在未來版本的 Quartus II 軟體中修復。