文章 ID: 000074096 內容類型: 疑難排解 最近查看日期: 2013 年 04 月 08 日

為什麼我的收發器重新配置控制器Intel® FPGA IP產生 Verilog HDL 警告？

環境

  • Intel® Quartus® II 訂閱版
  • 收發器 Native PHY Intel® Stratix® V FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 12.1 及更新版本的問題，在編譯包含 Stratix® V 收發器重新配置控制器的設計時，分析與合成期間，您可能會看到下列警告Intel FPGA IP：

    警告 （10268）：alt_xcvr_reconfig_soc.sv （169） 的 Verilog HDL 資訊：始終建構包含封鎖和非封鎖作業
    警告 （10268）：Verilog HDL 資訊在 alt_xcvr_reconfig_dfe_adapt_tap_sv.sv （302）：始終建構包含封鎖和非封鎖作業

    解決方法

    這些警告可以放心地忽略。如果您想要避免警告，請編輯參數編輯器所產生的檔案，以指明的行號將封鎖作業變更為非封鎖作業。

    例如，行

    mgmt_ram_offset = {RAM_BITS{1\'b0{;

    應變更為

    mgmt_ram_offset <= {RAM_BITS{1\'b0{;;

    此外，行

    ctrl_wdata = save_ctrl_reg13;

    應變更為

    ctrl_wdata <= save_ctrl_reg13;

    此問題已在 Quartus II 軟體版本 13.0 SP1 中修復。

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