文章 ID: 000074150 內容類型: 疑難排解 最近查看日期: 2020 年 06 月 29 日

為什麼 DCFIFO IP 在顯示輸出時輸出錯誤資料，或在 Intel® Stratix® 10 裝置由 aclr 重設後的第一次讀取操作？

環境

    Intel® Quartus® Prime Pro Edition 軟體
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

由於 Intel® Stratix® 10 裝置中的 DCFIFO IP 性質，在顯示輸出或 aclr 重設後的第一次讀取操作中，可能會發現錯誤的資料。 只有在 aclr 除錯和 rdclk 上升邊緣之間發生賽車狀況時，才會觀察到此症狀。

解決方法

使用新增電路以從 FIFO 參數編輯 器的「rdclk」選項將「aclr」輸入同步 ，或將 READ_ACLR_SYNCH 參數設定為 ON。

另請參閱INTEL® STRATIX® 10 嵌入式記憶體使用指南版本 2020.11.13 及更新版本的 FIFO 同步清晰與非同步清晰效果 。

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