文章 ID: 000074262 內容類型: 疑難排解 最近查看日期: 2021 年 12 月 17 日

當將配置錯誤的 fPLL 輸出頻率連接到收發器 Native PHY IP 設定的外部 PLL 模式時，Stratix® V 和 Arria® V 裝置將看到此錯誤。

環境

  • Intel® Quartus® Prime Standard Edition 軟體
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    當將配置錯誤的 fPLL 輸出頻率連接到收發器 Native PHY IP 設定的外部 PLL 模式時，Stratix® V 和 Arria® V 裝置將看到此錯誤。

    錯誤訊息：

    錯誤：頻率分隔參數「data_rate」設定為節點「xxxx.x Mbps」的非法值「native_phy_top：inst|altera_xcvr_native_sv：native_phy_top_inst|sv_xcvr_native：gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma：inst_sv_pma|sv_tx_pma：tx_pma.sv_tx_pma_inst|sv_tx_pma_ch：tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'。資訊：「xxx.x Mbps」是一種法律價值

     

     

    解決方法

    fPLL 應設定為原生實體層資料速率的一半頻率，以進行正確的操作。

    相關產品

    本文章適用於 2 產品

    Arria® V GX FPGA
    Stratix® V GX FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。