文章 ID: 000074340 內容類型: 疑難排解 最近查看日期: 2011 年 10 月 17 日

在模擬 Stratix V 的自訂 PHY IP 時，使用序列回送模式時，CDR 鎖定的訊號可能無法穩定

環境

  • Intel® Quartus® II 訂閱版
  • 模擬
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    當您模擬自訂 PHY IP 時，會發出 CDR locked 訊號 使用串列回送模式時可能不穩定。

    解決方法

    停用串列回送模式，並使用外部序列回送 在測試台。

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    Stratix® V FPGA

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