文章 ID: 000074378 內容類型: 疑難排解 最近查看日期: 2019 年 10 月 21 日

為什麼模擬 eSRAM Intel® Stratix® 10 FPGA IP 時，會看到錯誤的讀取延遲？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    模擬 eSRAM Intel® Stratix® 10 FPGA IP 時，您可能會看到錯誤的讀取延遲，因為 IP 會立即將閘門模型 CPA 模組進行模擬，這可能導致 PHY 介面的持有違規。

    解決方法

     

    若要在模擬中解決這個問題，請執行下列操作。

    1. 開放式 IP_generated_dir/esram__esram_191_

    2. 搜尋 defparam fourteennm_cpa_component.pa_sim_mode = 「長」;

    3. 變更為 defparam fourteennm_cpa_component.pa_sim_mode = 「簡短」;

     

    此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 20.1 開始修復。

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