文章 ID: 000074456 內容類型: 疑難排解 最近查看日期: 2011 年 08 月 23 日

時序控制器中的後方校準方案違反計時

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    對於低頻率的 DDR 記憶體介面，後方 序列器中的校準方案違反重新整理記憶體 計時參數，違反 JEDEC 規格。

    此問題會影響使用 DDR SDRAM 控制器的所有設計 下列頻率與裝置：

    • Arria II 的頻率介於 110 至 120 MHz 之間 GX 裝置。
    • Stratix II 裝置的頻率介於 100 至 110 MHz 之間。
    • Stratix III 與Stratix的頻率低於 133 MHz 頻率 IV 裝置。

    您的設計無法模擬。

    解決方法

    執行下列操作，減少初始的延遲 步驟：

    1. 開 啟_phy_alt_mem_phy.v 檔案。
    2. 搜尋 POSTAMBLE_INITIAL_LAT 參數。
    3. 從目前的值減去幾個週期。

    此問題將在未來的 DDR SDRAM 版本中解決 搭載 ALTMEMPHY IP 的控制器。

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