文章 ID: 000074505 內容類型: 疑難排解 最近查看日期: 2019 年 10 月 11 日

為何使用以核心模式配置的 Intel® Stratix 10 fPLL FPGA IP 時，動態重新配置作業會失敗？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition Software 版本 19.3 和更早版本的問題，在核心模式中設定Intel Stratix 10 l-tile 或 H-tile FPGA裝置時，當設定Intel Stratix® 10 L 晶片或 H 晶片 FPGA FPGA裝置時，您將會在 IP 編輯器中看到動態重新配置標籤。

    然而，在核心模式中設定時，Intel Stratix 10 fPLL FPGA IP 不支援動態重新配置功能。

    解決方法

    若要解決此問題，如果您的設計需要動態重新配置功能，則未在核心模式中設定 10 fPLL FPGA 10 fPLL Intel® Stratix®（如果適用的話）。

    相關產品

    本文章適用於 1 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。