描述
您會注意到所取得的tx_coreclock是奇異序列化因素預期tx_coreclock頻率的一半。
解決方法
透過為tx_coreclock產生另一個 PLL 輸出 （clk2），解決 RTL 修復問題。
1. 在世代Altera®Soft LVDS IP 後編輯下列檔案
- _sim/.v
- /_002.v
2. 在各自模組中新增 clk2 參數及以下上述檔案的變更，以編輯 PLL
- 模組_002 （/_002.v）
- 模組 （_sim/.v）
步驟 1：-在「defparam」區段中新增 clk2
lvds_tx_pll.clk2_divide_by = clk1_divide_by值
lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by值
lvds_tx_pll.clk2_phase_shift = clk1_phase_shift值
步驟 2：- 評論tx_coreclock分配，並將所產生的頻率 （clk2） 從 PLL 新增到 tx_coreclock（如所示）。
tx_coreclock = slow_clock，
tx_coreclock = wire_lvds_tx_pll_clk[2]，
此工作已在 Intel Quartus® Prime Standard Edition 軟體版本 16.0 之後實作。