文章 ID: 000074671 內容類型: 疑難排解 最近查看日期: 2019 年 07 月 12 日

為什麼 Intel® Stratix® 10 MLAB RAM 會在使用 VHDL 網表的門級模擬中生成未知的輸出值？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體 19.1 及更早版本中的 Intel® Stratix® 10 裝置模擬模型存在問題，您可能會在使用 VHDL 網表 （*.vho） 的門級模擬中看到未知的 （x） MLAB RAM 輸出值。

    解決方法

    若要變通解決此問題，請在閘極級模擬中使用 MLAB RAM 的 Verilog 網表 （*.vo）。

    此問題已從 Intel® Quartus® Prime Pro/Standard Edition 軟體版本 19.3 開始得到解決。

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