文章 ID: 000074688 內容類型: 錯誤訊息 最近查看日期: 2017 年 12 月 01 日

警告（332174）：在 outlvds_altera_lvds_core20_161_uedfafy.sdc （120） 進行篩選

環境

  • LVDS SERDES Intel® FPGA IP
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在 Arria® 10 個裝置中執行具有多個Altera® LVDS SERDES 即 lvds_clk時，您可能會在 Quartus® Prime 軟體中看到此警告訊息。

    解決方法

    若要解決此警告，請在 IOPLL IP Altera，為每一次即時建立一對lvds_clk和載入。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。