描述
掃描塊從邏輯陣列到 PLL 的路由延遲可能大於掃描資料從邏輯陣列到 PLL 的路由延遲。因此，您必須保護您的設計免受正持有時間的侵害。在 scanclk 的下降邊緣上對掃描資料進行計時，提供半週期設定時間和半週期的固定時間，以防正握時間。Quartus® II 計時分析器在altpll_reconfig傳送時，不會偵測掃描clk 的倒轉。
為了防止 Quartus II 計時分析器報告在 altpll_reconfig 兆功能時發生違規時間的情況，請在掃描控制器上使用 scanclk 進行倒置的頻率設定。
如需詳細資訊，請參閱 Quartus II 手冊第 3 冊中的 TimeQuest 計時分析器 （PDF） 章節或 經典計時分析器（PDF） 章節。