文章 ID: 000074764 內容類型: 產品資訊與文件 最近查看日期: 2019 年 11 月 08 日

當Intel Stratix 10 FPGA E-Tile 的輸出頻率驅動輸入回流板時，Intel® Stratix® 10 FPGA IOPLL 無法取得鎖定，我該如何解決問題？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

Intel® Stratix® 10 FPGA IOPLL 無法在輸入 回流板 由Intel Stratix 10 FPGA E-Tile 的輸出頻率驅動時取得鎖定。

解決方法

在Intel Stratix 10 FPGA E-Tile 的輸出時鐘穩定後，您必須執行 IOPLL 的使用者重新校準。

將Intel Stratix 10 FPGA IOPLL 重設，直到 Intel Stratix 10 FPGA E-Tile 的輸出時鐘穩定，或在輸出頻率穩定後脈動重設，將無法解決 IOPLL 解鎖狀態的Intel Stratix。

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