使用「平行快閃載入器Intel® FPGA IP」時，「平行快閃載入器Intel® FPGA IP核心使用者指南」中，將限制 PFL 計時fpga_data與fpga_dclk 的時序限制。 然而，檔版本 2019.02.19 和之前的限制並不正確。
若要適當限制fpga_data與fpga_dclk的時間，請根據輸入頻率與 DCLK 輸出之間的比率，使用下列時間限制之一。
[ 輸入頻率與 DCLK 輸出之間的比率 = 1 ]
# 建立頻率
create_clock───pfl_clk─> ───# 建立產生的頻率
create_generated_clock───姓名 {fpga_dclk® -來源 [get_ports {pfl_clk]-master_clock {pfl_clk® -invert [get_ports {fpga_dclk[]
# 設定輸出延遲
set_output_delay-add_delay -max-clock [get_clocks {fpga_dclk[] [get_ports {fpga_data*]]
set_output_delay-add_delay -分鐘 -頻率 [get_clocks {fpga_dclk] [get_ports {fpga_data*]]
[ 輸入頻率與 DCLK 輸出的比率> 1 ]
# 建立頻率
create_clock───pfl_clk─> ───# 建立產生的頻率
create_generated_clock───[] -來源 [get_ports {pfl_clk]-divide_by -master_clock {pfl_clk] [get_registers {]
create_generated_clock─™ - 來源 [get_registers {[]-master_clock{< DCLK 註冊器輸出>[ [get_ports {fpga_dclk]。
# 設定輸出延遲
set_output_delay-add_delay -max-clock [get_clocks {\] -reference_pin [get_ports {fpga_dclk] [get_ports {fpga_data*]]
set_output_delay-add_delay -分鐘 -時鐘 [get_clocks {< dcLK 的 clock name at pin>[] -reference_pin [get_ports {fpga_dclk] [get_ports {fpga_data*]]
# 設定多週期路徑
set_multicycle_path -setup -start -從 [get_clocks {pfl_clk[]-到 [get_clocks {< clock name of DCLK at pin>[]/2
set_multicycle_path -hold -start -從 [get_clocks {pfl_clk[]-到 [get_clocks {< clock name of DCLK at pin>[]在輸入頻率和 DCLK 輸出之間 -1
• 在此範例中，使用 PFL Intel FPGA IP core 的埠名稱。
• DCLK 註冊機是用來分隔pfl_clk的收銀器。註冊名稱通常是「fpga_dclk_reg」。您可以使用 Technology Map Viewer 工具，從fpga_dclk埠追蹤來源目的地，找到該收銀機。
• Intel 建議使用計時分析器 GUI 來驗證兩者。
[範例]
•條件
o pfl_clk 期間 = 20ns （50MHz）
輸入頻率與 DCLK 輸出之間的 o 比率 = 2
• 計時限制
# 建立頻率
create_clock-name {pfl_clk] -期間 20.000 -waveform { 0.000 10.000 \ [get_ports {pfl_clk[]
# 建立產生的頻率
create_generated_clock───姓名 {fpga_dclk_gen® -來源 [get_ports {pfl_clk]-divide_by 2-master_clock {pfl_clk] [get_registers {pfl：inst|altparallel_flash_loader：altparallel_flash_loader_component|alt_pfl：\PFL_CFI：pfl_cfi_inst|alt_pfl_cfg3：\CFG3：cfg|alt_pfl_cfg_fpga：alt_pfl_cfg_fpga|fpga_dclk_reg[]
create_generated_clock─fpga_dclk_pin────來源 [get_registers {pfl_top：pfl_top_inst|altera_parallel_flash_loader：parallel_flash_loader_0|altparallel_flash_loader：altparallel_flash_loader_component|alt_pfl：\PFL_CFI pfl_cfi_inst|alt_pfl_cfg3：\CFG3：cfg|alt_pfl_cfg_fpga：alt_pfl_cfg_fpga|fpga_dclk_reg[]-master_clock {fpga_dclk_gen] [get_ports {fpga_dclk]]
# 設定輸出延遲
set_output_delay-add_delay -max-clock [get_clocks {fpga_dclk_gen[]-reference_pin [get_ports {fpga_dclk[] 5.500 [get_ports {fpga_data*]]
set_output_delay-add_delay -分鐘 -頻率 [get_clocks {fpga_dclk_gen]-reference_pin [get_ports {fpga_dclk[] -1.000 [get_ports {fpga_data*]]
# 設定多週期路徑
set_multicycle_path -setup -start -從 [get_clocks {pfl_clk]- 到 [get_clocks {fpga_dclk_pin]1
set_multicycle_path -hold -start -從 [get_clocks {pfl_clk]- 到 [get_clocks {fpga_dclk_pin[] 1