描述
對於 DDR CAS 延遲 2.0 和 2.5 設計，對序列器的運作接近受支援的最低延遲。VHDL 產生的時序器區塊有已知問題，導致模擬失敗，而同一設計的 Verilog 版本則會通過。問題是由於頻率網上的三角週期延遲。若要解決這個問題，應採取下列步驟：
1） 在專案目錄中開啟 _phy.vho 檔案
2） 搜尋後方塊的 altsyncram 即時化 （這可以透過搜尋「altsyncram」來完成 - 請注意白色空間）。這應該是 altsyncram 元件，其標籤包含「postamble」一詞。
3） 搜尋連接到頻率 1 埠的訊號（名稱與以下名稱相似），找出此訊號分配到的設計點（此埠通常在 4043 線附近）。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
4） 將作業變更為下列內容。內部的訊號不應 （.） 應與 altsyncram 元件二次實例的頻率0 埠上的訊號相同，該元件與讀取資料路徑相關聯（標籤中含有「read_dp」）。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1 _phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4）;
注意：此步驟消除了模擬的三角延遲，但使代碼保持不變。上述作業的右側是作為分配到訊號的右側，該訊號先前指派給「wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1」訊號。
5） 如果_phy元件在模擬器中重新電腦，設計現在應該會通過。
1） 在專案目錄中開啟 _phy.vho 檔案
2） 搜尋後方塊的 altsyncram 即時化 （這可以透過搜尋「altsyncram」來完成 - 請注意白色空間）。這應該是 altsyncram 元件，其標籤包含「postamble」一詞。
3） 搜尋連接到頻率 1 埠的訊號（名稱與以下名稱相似），找出此訊號分配到的設計點（此埠通常在 4043 線附近）。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
4） 將作業變更為下列內容。內部的訊號不應 （.） 應與 altsyncram 元件二次實例的頻率0 埠上的訊號相同，該元件與讀取資料路徑相關聯（標籤中含有「read_dp」）。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1 _phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4）;
注意：此步驟消除了模擬的三角延遲，但使代碼保持不變。上述作業的右側是作為分配到訊號的右側，該訊號先前指派給「wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1」訊號。
5） 如果_phy元件在模擬器中重新電腦，設計現在應該會通過。