文章 ID: 000074937 內容類型: 疑難排解 最近查看日期: 2019 年 09 月 05 日

**警告:。。/ip_ad_lvds/altera_lvds_core14_181/sim/ip_ad_lvds_altera_lvds_core14_181_ibrwinq.sv (1):(vlog13233) 設計單元「ip_ad_lvds_altera_lvds_core14_181_ibrwinq」已經存在,而且將會被覆寫。以 Verilog 作法覆寫 VHDL 實體

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • I O
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體版本 19.1 中的問題,使用 10 LVDS SERDES IP Intel® Stratix® 時,ModelSim* GUI 可能會看到下列警告(如下所示):

    **警告:。。/ip_ad_lvds/altera_lvds_core14_181/sim/ip_ad_lvds_altera_lvds_core14_181_ibrwinq.sv (1):(vlog13233) 設計單元「ip_ad_lvds_altera_lvds_core14_181_ibrwinq」已經存在,而且將會被覆寫。以 Verilog 模組覆寫 VHDL 實體。

    解決方法

    這個問題沒有解決方法。

    此問題排定在 Intel® Quartus® Prime Pro Edition Software 日後發佈時修復。

    相關產品

    本文章適用於 1 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA

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