文章 ID: 000074939 內容類型: 疑難排解 最近查看日期: 2019 年 04 月 22 日

我可以將DEV_CLRn針腳和DEV_OE針腳連接到 VCCIO,還是讓這些針腳在 10 Intel® MAX®裝置中無法連接?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    自 2019.02.20 版起。Intel® MAX® 10 FPGA 裝置系列針腳連線指南 中,DEV_CLRn針腳與DEV_OE針腳的描述已變更如下:

    • DEV_CLRn - 當啟用全裝置重設 (DEV_CLRn) 選項未用作 I/O 針腳時,Intel 建議您將DEV_CLRn針腳系成 GND。
    • DEV_OE - 當啟用全裝置輸出啟用 (DEV_OE) 選項而非用作 I/O 針腳時,Intel 建議您將DEV_OE針腳系成 GND。

    這些變更是為了簡化DEV_CLRn針腳與DEV_OE針腳的針腳連接準則,以避免混淆。

    但是,只要啟用全裝置輸出啟用 (DEV_OE) 選項的啟用裝置全套重設 (DEV_CLRn) 選項已停用(DEV_OE)選項,您也可以將DEV_CLRn針腳與DEV_OE針腳系結為 VCCIO,或讓這些針腳無法連接。 當您將DEV_CLRn針腳與DEV_OE針腳不連接時,建議您將這些針腳設定為輸入三態與微弱的拉拔。

     

    解決方法

    請參閱檔,Intel® MAX® 10 FPGA裝置系列針腳連線指南

    相關產品

    本文章適用於 1 產品

    Intel® MAX® 10 FPGA

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