自 2019.02.20 版起。Intel® MAX® 10 FPGA 裝置系列針腳連線指南 中,DEV_CLRn針腳與DEV_OE針腳的描述已變更如下:
- DEV_CLRn - 當啟用全裝置重設 (DEV_CLRn) 選項未用作 I/O 針腳時,Intel 建議您將DEV_CLRn針腳系成 GND。
- DEV_OE - 當啟用全裝置輸出啟用 (DEV_OE) 選項而非用作 I/O 針腳時,Intel 建議您將DEV_OE針腳系成 GND。
這些變更是為了簡化DEV_CLRn針腳與DEV_OE針腳的針腳連接準則,以避免混淆。
但是,只要啟用全裝置輸出啟用 (DEV_OE) 選項的啟用裝置全套重設 (DEV_CLRn) 選項已停用(DEV_OE)選項,您也可以將DEV_CLRn針腳與DEV_OE針腳系結為 VCCIO,或讓這些針腳無法連接。 當您將DEV_CLRn針腳與DEV_OE針腳不連接時,建議您將這些針腳設定為輸入三態與微弱的拉拔。