文章 ID: 000075119 內容類型: 錯誤訊息 最近查看日期: 2013 年 07 月 16 日

錯誤：Verilog HDL 錯誤在 altera_irq_clock_crosser.sv （21）：模組「altera_irq_clock_crosser」不能只宣告一次檔案： <directory path="">/altera_irq_clock_crosser.sv 行：21</directory>

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 12.1 的問題，您可以在使用 IRQ 頻率交叉邏輯的 Qsys 系統世代中看到此錯誤。

    解決方法

    若要解決此問題，請按照以下步驟操作：

    1. 在文字編輯器中開啟位於 Quartus II 安裝目錄中的 altera_irq_clock_crosser_hw.tcl 檔案：
      \ip\altera\merlin\altera_irq_clock_crosser
    2. 移除行：「set_module_property SIMULATION_MODEL_IN_VERILOG真實」
    3. 新增一行：「add_file altera_irq_clock_crosser.sv {SYNTHESIS SIMULATION[」
    4. 儲存檔案並重新產生 Qsys 系統

    此問題已修復為 Quartus II 軟體版本 13.0 及更新版本。

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