重大問題
描述
此問題影響到 DDR2 和 DDR3 產品。
使用硬記憶體控制器的 DDR2 和 DDR3 設計 Arria V 或 Cyclone V 裝置可能無法關閉時間。
解決方法
以下為此問題可能的解決方法：
解決方法一：
將下列錯誤路徑新增到 UniPHY SDC 檔案 （ submodules/ core_name >_p0.sdc ）：
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*
上述路徑為硬傳輸，可正常運作。 切斷這些路徑會回避錯誤的延遲模型。
解決方法二：
若要降低序列計時器頻率網域頻率 （ clock_pll_avl_clk ），
開 submodules/ 啟core_name >_p0_parameters.tcl
文字編輯器和增加一個最重要的數位 ::GLOBAL_dut_if0_p0_pll_div(5) 。
舉例來說，請變更下列事項：
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�
如下所列內容：
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�
在文字編輯器中開啟子模組/_pll0.sv， 變更PLL_NIOS_CLK_FREQ_STR的價值，以符合前述 步。
舉例來說，請變更下列事項：
parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�
如下所列內容：
parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�
此問題將在未來的版本中解決。