文章 ID: 000075368 內容類型: 疑難排解 最近查看日期: 2017 年 03 月 28 日

Arria V 或 Arria 10 裝置的 1G/2.5G/5G/10G 多速率乙太網路 PHY IP Core 的 VHDL 變異是否有問題？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    1G 2.5G 5G 10G 多速率乙太網路 PHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

重大問題

描述

是的，如果您將 1G/2.5G/5G/10G 多速率乙太網路 PHY IP Core 用於Arria® V 或在 VHDL 內Arria® 10 個裝置產生區塊，則會出現計時限制檔案 （.sdc） 問題。

IP Core 提供的計時限制無效，且無法執行正確的計時分析。

 

解決方法

若要解決此問題，請勿使用 VHDL 產生區塊來即時驗證 IP 核心。

此問題排定在 Intel® Quartus® Prime 軟體的未來版本中修復。

相關產品

本文章適用於 2 產品

Intel® Arria® 10 FPGA 與 SoC FPGA
Arria® V FPGA 與 SoC FPGA

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