使用 Intel® MAX® 10 FPGAs的雙啟動智慧財產 （IP） 時，您可能會在計時報告中看到違反計時規定的情況如下：
TimeQuest 計時分析器/不受限制的路徑/頻率狀態摘要：ru_clk與flash_se_neg_reg
Intel® Quartus® Prime 軟體中的時序分析器會將這些埠識別為頻率，因為它們在 SDC 檔案中不受限制。雙啟動 IP 未隨 SDC 檔案出貨。
您必須新增下列限制。
#constraint雙啟動 IP 的avalon頻率
create_clock──name inclk-期間 12.5 [get_ports {inclk[]
#set ru_clk =1/2 的avalon頻率
create_generated_clock────ru_clk─來源 [get_ports {inclk[] -divide_by 2 [get_keepers {i2c_rsu：u0|altera_dual_boot：dual_boot_0|alt_dual_boot_avmm：alt_dual_boot_avmm_comp|alt_dual_boot：alt_dual_boot|ru_clk\]
#set flash_se_neg_reg =1/2 的avalon頻率
create_generated_clock───姓名 flash_se_neg_reg──來源 [get_ports {inclk[] -divide_by 2 [get_keepers {i2c_rsu：u0|altera_onchip_flash：onchip_flash_0|altera_onchip_flash_avmm_data_controller：avmm_data_controller|flash_se_neg_reg\]
雙啟動 IP 核心使用者指南排定在未來版本中更新。