文章 ID: 000075379 內容類型: 疑難排解 最近查看日期: 2017 年 12 月 05 日

為什麼Intel® Arria®10 低延遲 10G MAC 1G/2.5G/10G（預設）範例設計顯示計時失敗？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 低延遲乙太網路 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於優化問題，當使用 1G/2.5G/10G Arria® 10 低延遲乙太網路 MAC 範例設計時，軟 PCS 到 10G 硬 PCS 傳輸之間可能會看到設定時間故障。

     

     

    解決方法

    若要解決此設定時序故障問題，請限制從軟式 PCS 傳輸至 8G 硬 PCS 的固定時間，以以下限制簡化設定時序關閉：

    如果 {！]字串等於「quartus_sta」$：TimeQuestInfo（名稱ofexecutable））] { {
    set_min_delay───從 [get_keepers*|alt_mge16_phy_xcvr_term：*|tx_parallel_data_a10*] 到 [get_keepers*|twentynm_pcs*:*|gen_twentynm_hssi_8g_tx_pcs.inst_20nm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg] -0.2ns
    }

    此問題不會排定在未來版本的 Intel® Quartus® Prime Edition 軟體中解決。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。