文章 ID: 000075387 內容類型: 錯誤訊息 最近查看日期: 2017 年 06 月 16 日

錯誤 （10161）：rcfg_sdi_cdr.sv（44） 的 Verilog HDL 錯誤：未聲明物件 “altera_xcvr_native_a10_reconfig_parameters_CFG0”。驗證物件名稱是否正確。如果名稱正確，請聲明物件。

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如果您在Quartus® Prime Software 17.0版本中使用來自SDI II IP 核心生成設計範例的序列數位介面（SDI）RX設計檔，則在分析和闡述階段可能會看到上述錯誤。這是因為 rcfg_sdi_cdr 模組預設無法找到收發器重配置參數包。

    解決方法

    新增下列 Quartus II 設定檔案 （.QSF） 分配給您的 QSF 檔：

    set_global_assignment -name SYSTEMVERILOG_FILE <file directory>/rcfg_sdi_cdr.sv -library sdi_rx_sys_altera_xcvr_native_a10_170

    有關更多詳細資訊，您可以參考IP生成的設計示例QSF檔。此資訊在設計範例使用者指南中更新。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。