文章 ID: 000075396 內容類型: 疑難排解 最近查看日期: 2018 年 01 月 23 日

為什麼適用于 PCIe* 的 Intel® Stratix®10 硬 IP 報告連結寬度不正確？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 適用於 PCI Express* 的 Avalon-MM Intel® Stratix® 10 硬 IP
  • 適用於 PCI Express* 的 Avalon-ST Intel® Stratix® 10 硬 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於連結識別Intel® Stratix® 10 H-Tile ES2 裝置的邏輯編碼問題，連結寬度將會被錯誤地承認，如下所示：

    實際連結寬度連結確認
    x1x16
    x2x1
    x4x2
    x8x4
    x16x8
    解決方法

    此問題排定在 Intel® Quartus® Prime Edition Software 的未來版本中修復。

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    本文章適用於 1 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA

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